這種Verilog寫法,是否能改善propagation gate delay

kuhwakimo

input [12:00] pac_leng_f;          // pac_leng latch
# @! _6 [: N( w) `. e, {# a- g2 Wassign less_than_col_window = (spd1g) ? (pac_leng_f < 13'd552) : (pac_leng_f < 13'd104);

; g# q1 @# M) a可以改寫成
7 C7 i0 b, |: k* z2 A, W9 U. Aassign less_than_col_window = (spd1g) ? ((pac_leng_f[12:10]==3'b000) & ( {pac_leng_f[9], pac_leng_f[5] , pac_leng_f[3] } != 3'b111 )) :
                               ((pac_leng_f[12:07]==6'h00)  & ( {pac_leng_f[6], pac_leng_f[5] , pac_leng_f[3] } != 3'b111 ))
; F- U& {5 N! c. Z; e7 a
// 000 1000101000 = 13'd552
! K$ N  Y" i5 U1 L0 ~/ ?. x! i// 000000 1101000 = 13'd104

" J; a- x9 x% L' c7 q  l  a! p一般人的寫法會使用 "<" 符號, Synthesize 時會形成下面這種多bits的比較器
) z: w# L& g/ `  d( c這種寫法所 Synthesize 出來的 Combinational circuit 其 Propagation gate delay 會很長．
改用新的寫法會變成 2  個 3bits 的比較器同時並行，各得到二個值後，最後再用一個 AND Gate 做輸出．
Propagation gate delay 會短很多．

walltsou

獻醜一下。
( S. U: `  T- |3 G. A講起來是有道理，實際上卻不一定。為何?
. ?) W) L' z; k6 e' z$ }主要是編譯器也會進步。
4 N5 m2 j& r5 Q) Y9 b
* ^. x  H1 [, v+ |' Y在舊式編譯器上，可以無法考量這麼多的狀況，這樣寫是有用。因為電腦的速度及記憶體的量有限。
不過，如果是現代的編譯器，因為電腦已變成多核心，記憶體也破G。就可以自動合成你所寫的方法。