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[問題求助] latch up

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1#
發表於 2010-10-27 17:11:25 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
我想請問各位大大,
+ A: Q) z3 W' Q( [4 i在LAYOUT時會做哪些技巧來防止latch up發生??
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2#
發表於 2010-10-28 14:19:24 | 只看該作者
關於您提到的問題! C) ^8 d! S0 J9 R- @' d
板上先進有比較詳盡的解答了
! r9 X5 k9 L" }( G) p參考這篇吧2 t7 I$ s$ S/ m' d* E3 C
希望對您有幫助# J" W0 @" S8 N9 _: A& |
- x+ k- z' \& l& C0 J
http://bbs.innoing.com/frame.php ... 6extra%3Dpage%253D1
3#
發表於 2010-12-22 09:14:44 | 只看該作者
權限不夠看不到
( }$ W0 S, \  B/ c9 g2 [, `來鑽積分
4#
發表於 2011-1-18 19:16:13 | 只看該作者
權限不夠看不到 3 A8 g- A# F% \8 X; m
來鑽積分
5#
發表於 2011-1-26 13:38:20 | 只看該作者
最簡單的方法是多打一些
3 N1 j& C. f* kbody contact  將低阻止# {0 E) J9 `% U7 @! f% x9 t
來防止 latch up
6#
發表於 2011-1-27 11:19:51 | 只看該作者
多打一些contact,或者讓mos vcc跟mos vss的contact離遠一點,不要靠太近。
7#
發表於 2011-2-21 17:25:49 | 只看該作者
防 latch-up最有效的方法当然是拉开P/N mos管的距离,这个是要面积来换的。- I  ?6 Z3 I2 Z# u) O
如果你比较care面积,可以把souce段的contact往后拉,尽量使VDD与VSS的距离大一些!
8#
發表於 2011-4-1 14:19:18 | 只看該作者
DRC 的檢查都有 latchup 的項目. Pad 的部分應減少 Rwell & Rsub 阻值.
9#
發表於 2011-4-19 10:14:08 | 只看該作者
簡單來說加RING6 E* Y6 Y- o4 j1 d# q% m2 A
不要造成PNPN結構,若有將距離拉開
10#
發表於 2011-5-12 11:51:38 | 只看該作者
權限不夠看不到
7 ~% N1 w, k: b3 o來鑽積分
11#
發表於 2011-5-12 14:19:27 | 只看該作者
嗯嗯...我知道的各位前輩都有說到喔....
12#
發表於 2011-5-19 15:23:12 | 只看該作者
權限不夠看不到...希望有人能分享!謝謝!!
13#
發表於 2011-5-23 16:34:39 | 只看該作者
多加地,P/NMOS间距拉大
14#
發表於 2011-5-27 17:18:46 | 只看該作者
权限不够
. [7 H) n' b- K0 M1 T您的帖子長度不符合要求
15#
發表於 2011-6-1 19:58:19 | 只看該作者
把CMOS操作於低溫中,溫度降低BIOPLAR元件之電流增曾變小,使NPN及PNPBIOPLAR元件之電流增益乘積不易達到1。----這是我的解法之一。
16#
發表於 2011-6-2 16:05:56 | 只看該作者
我怎么又看不了.........
17#
發表於 2011-6-5 20:41:56 | 只看該作者
我也想看,可惜,權限不夠,不知道,我只好加油一點了哦,謝謝哦
18#
發表於 2011-6-7 19:38:28 | 只看該作者
動真格認真的說,產生latch up並單只有在ic layout,製程或rd設計的電路也可能latch up的狀況產生,
19#
發表於 2011-6-8 09:55:02 | 只看該作者
權限不夠看不到! z; b* a- s4 J
..............
20#
發表於 2011-6-22 04:45:49 | 只看該作者
權限不夠看不到 ! 6 x. ~; `* O: q7 i: A0 R
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