ㄍverilog 新手 有關降低design的面積

allenbody

我目前在寫一個計算機，其中我想問的是
3 K0 }' p0 v" P- V假設 s ＝ a+b+c
! ]; d. G) F- f2 }+ y4 _- I這樣就使用了兩個加法器，有什麼方法可以使只用一個加法器卻可運算兩次，已達到降低合成面積
要怎樣用？？
$ i" \# @2 h! \4 a; P1 [, }2 _請教verilog高手，求救