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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › ㄍverilog 新手 有關降低design的面積
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[問題求助] ㄍverilog 新手 有關降低design的面積

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1#
發表於 2010-9-29 01:39:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
我目前在寫一個計算機，其中我想問的是6 r9 l- p6 x3 ^) E" w3 j5 h& o  y
假設 s ＝ a+b+c7 S* l9 t5 r+ V+ N2 L& V
這樣就使用了兩個加法器，有什麼方法可以使只用一個加法器卻可運算兩次，已達到降低合成面積0 s1 s9 F, B& `( B
要怎樣用？？
! _5 n8 T0 p  {( m請教verilog高手，求救
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tompaul
2#
發表於 2010-10-8 14:14:41 | 只看該作者
我记得designware里有这样的一个器件，应该算是csa的一个变种吧，好好找找
, b- i% s2 X4 E8 X" U0 x8 _: I: Z( G+ f# N9 p2 e( m
如果我没记错的话，应该是dw01_csa
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