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[問題求助] Virtuoso CDL Import設定問題

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1#
發表於 2010-8-4 16:24:45 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在CDL Import裡設定的reference library及device-mapping file
, b0 }( E  [% K& s1 J: B$ B( S請問reference library指的是??
! X. c) I( \5 _& E$ b以及可以請教如何撰寫device mapping file嗎??
- j% B) v% i) v! k. i9 Z& E2 K% ]! h. C. Y6 s5 t: ^
謝謝各位大大囉
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2#
發表於 2011-4-29 14:42:45 | 只看該作者
reference library指的是你用的nmos/pmos/inv....etc. library
3#
發表於 2012-4-12 17:02:34 | 只看該作者
device mapping file, J' m7 b. q4 l- Y
先vi model.map file- D% a6 {/ B: R+ R, T
M PCH  .   .# _, ?$ d+ e. O; l: i$ k+ V4 |
M NCH  .   .
; U# {% L5 l5 J8 t4 D2 d第一個 .  是自建layout library, 第二個  . 是 TF file定義的MOS 名稱,* x( q1 A% e0 H1 {9 |$ ]3 d$ u6 ?
也就是說沒有自建layout 如下:
7 g; s  L8 D3 d! ?* Q+ u7 tM PCH  .   PMOS8 A% J5 n0 ?9 W7 I7 R9 }2 n8 L
M NCH  .   NMOS
' W* r; A* G6 j: B" N如有自建layout library# K  M  |7 \) K# D
M PCH  lib_name   PMOS
) D% m8 z4 J% u% SM NCH  lib_name   NMOS
4#
發表於 2012-6-5 09:02:02 | 只看該作者
補充:
/ M, r3 [0 e- J# H2 v1. Reference Library: the reference libraries or Process Design Kits (PDK) where the symbol views of master cells are present. 既你想要用的symbol是來至哪個 library.
$ a$ q+ Z  P  v2 ^" m* W2.  Syntax for Specifying Device Maps in a Device-Map File:- y: f; T' E' w1 n! o
     devMap := <primitive_device_name> <mapped_device_name>
9 b1 g: i7 x0 ?$ B     [ propMatch := list_of_prop_to_match ]- }. l8 I8 b7 D# t7 F0 a0 ^
     [ termMap := list_of_terminals_to_map ]: O# J5 U( e" w2 X
     [ propMap := list_of_properties_to_map ]
+ b& ^8 h; ]4 u: A) n" Y( B% C( V     [ addProp := list_of_additional_properties_to_map ]
5 l# M+ z1 |# R: @2 x      Example:! R% |# C# h$ L. }* x' o3 m
      devMap := resistor res. g+ m+ M1 m) A( ^. O- v. H- A
      propMatch := r 20000
3 Q+ \1 E1 ]- u      termMap := PLUS PLUS MINUS MINUS, w. g8 U) o' `. f$ b. F
      propMap := subType type r resVal w width l length% X3 m4 T6 t  l- O: M9 |
      addProp := model res
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