請教設計低壓降線性穩壓器(LDO)的問題!!

imch543

各位賢拜好:
     請教設計低壓降線性穩壓器(LDO)的問題，以小弟附上的電路圖為例
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問題一:如果要設計低壓降線性穩壓器(LDO)的輸出電壓穩定在1.8V(VDD=2~5)，圖中的參考電壓是否能以傳統的能隙參考電壓電路設計即可 Vef=1.25V左右，之後
7 ^% O/ r9 y3 x* _( u. _1 k再利用Vout=Vref*(R1+R2/R2)此關係式設計電阻的比例關係就可以。還是說在Vref的設計上與輸出電壓(1.8V)的關係有其他的設計上的考量
(如:Vref<<輸出電壓(1.8V)，如果是這樣Vref要多小才算是<<輸出電壓，Vref與輸出電壓倍數關係約如何?)。
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/ d: {' W2 a' Y" U問題二:低壓降線性穩壓器(LDO)圖中，OP的規格(如:gain,GB,SR...等)通常在設計LDO時，都大概抓多少??
% C9 k4 ?9 |7 k2 }5 j8 L. }5 B還是一樣抓典型的OTA設計值嗎??(OTA典型的值為gain>=70db,GB>=5MHz,SR>=5V/us)
  f% k/ J; n$ f/ d7 B
. A5 U: @( P0 A5 u( r問題三OWER PMOS的W/L的大小如何估計，是用低壓降線性穩壓器(LDO)所能輸出最大電流下去估算嗎??
( }6 G9 V5 Z& U( _" Z- X那該如何估算??可以麻煩講解一下嗎??
: d) Q) m8 R+ V1 g8 Z1 W  j9 N/ J
) ~) v3 P% w" ]1 W4 \+ @3 @4 T問題四:如果OWER PMOS的W/L的大小估算出來，那想請問其閘極電容如何估算出??因為OP所要推動的負載電容應該就是此POWER PMOS的閘極電容。

Zuman

说说我的理解，不同意见或者有补充的非常欢迎！
5 C5 u' H  Q' w# c3 `/ i" k2 |问题一：VREF的取值与实际有关，比如power mosfet之路的静态偏置电流，采样网络电阻阻值的考虑ea的输入对管类型，特殊补偿的应用（如phase lead compensation）等等。。。选取其实很灵活。。。
问题二：op的指标选取取决与你设计的ldo的性能，如line/load regulations，ripple voltage，transient response.......
问题三：power mosfetd的w/l的选取，是由dropout voltage ，最小vdd，ea的输出摆幅决定的，我设计是最小vdd，ea的最低摆幅，稳定输出并提供最大电流的时候的w/L，这可以仿下单管就可知道w/l的选择~
问题四：可以根据选择的W/L，cox在选定工艺的情况下也可以知道，加上弥勒项就是最后的Cpar，当然不同负载情况下有些不同，但是可以这样估算。最简单的方法是跑op的时候直接看power mosfet的Cgtot的值！

- k6 ~; e7 O# E( J8 f3 p) X  O8 h强烈欢迎大大指正！！

johnlee521

perfect!!!perfect!!!perfect!!!
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2 G% \! Z% F) Y8 Q; O6 \% Z, qstudy

sd5517805

very nice disguss!!!!!!,,,,,,,,

james5168qoo

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