ESD Layout Rules

shangyi

想請教 為何考慮ESD的MOS

, F5 l3 N9 n- Z! t" @它的drain 跟source要畫的特別大

$ }( V% k% T2 \8 f0 Y+ O如果PADs 進來是直接看到電阻

如poly diffusion or nWell 的話
9 D! l2 _5 l# f( _. a  X# p3 S
ESD又各該如何考量, width要畫大一點嗎?
. O# h9 }6 l7 ]
煩請前輩賜教

shangyi

回復 2# samgu

9 t# K2 e% `* }- r# `' K# y感謝samgu 的回應

一般ESD CELL就是用MOS Diode來做ESD防護

我的問題就是 為什麼這個MOS的 Source 與 Drain的要比較大

而且Drain端 會比Source端大

另外 在ESD stress路徑上的電阻 又該如何考量layout?

shangyi

了解...  另外想問
5 v) ?3 Q! \- N. a2 z* F$ r0 [MOS的Poly 是長在Thin Oxide上
8 k% l" u3 Z1 B* F3 b1 t  P' P
6 Q& B$ p; q4 T$ |3 P) X3 [" [8 n1.那不在 diffusion上面的Poly (如Poly電阻) 是不是長在Thick Oxide上呢?
  \# r( N) J3 V: P
如果ESD stress 會經過一個電阻
1 x! ]! W/ Y5 u2 H' q2 ^0 z( |2 g' Z
$ Y! V% D3 a4 n2. 那這個電阻使用n+ type 會不會比poly 還要好?