verilog 寫有限狀態機的問題

michael6172

各位大大

7 j+ a! S- d  T0 h! b" r2 t$ `我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，
4 E  N# G% j& g/ Z+ L' |+ Q8 m
例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，
- A2 e7 f* o" |! y% U
" f1 ^% m8 ]7 S8 @8 Q; I: M/ f最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，
$ r6 G) n2 i; A3 s. y" O( S$ c
! w. i+ T: ?! x) R0 Y3 W6 A9 h. W$ m但是，pose-route simulation 的結果就會有錯誤。

不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?

4 ]4 J, ^) A) N0 U4 G% R" _, l7 D麻煩各位大大分享一下
" B! d, U1 \3 W# \5 b7 o- h
謝謝

russell

哈囉! 我發訊息給你囉!

需要更多的info. 來幫您解決喔!

3 F1 b% u7 U  B- Urussell0916@gmail.com

ishoni

有沒有加上這句呢?

"synopsys full_case parallel_case"

幫助描述你的case status...

有一篇文章在討論這個:
7 C/ V$ |! r7 A7 Q. E+ R/ X) T
% V' U- g4 Z4 y" Z6 L7 ~kunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172
8 X1 q/ m7 C- l% L  \
會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題

& Y3 J8 J+ o  p; [4 ^: [- E另外model FSM時，個人習慣分成3個always block:

, U; i& ^- \* T: ?) z( x   1. sequential logic part for state assign
   2. combinational logic part for state transition
1 o, r3 Y: b1 ?& ]: e& L3 z$ p# D/ e1 c   3. combinational logic part for control signals

這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
1 X  s: N7 k+ A8 p) T$ e但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.
# X  O7 B  R) f, X" s* W. T9 G
9 c* `; G6 ~5 S" Z% k總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
0 {# `' {2 O7 P4 `不然這樣的描述太籠統了