verilog 寫有限狀態機的問題

michael6172

各位大大
. f* f; ]4 L$ ^$ K5 ?4 V/ O2 s
6 @1 u, m% E. A" f' X2 Y我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，

例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，

最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，

2 [7 z/ L1 d! C# x但是，pose-route simulation 的結果就會有錯誤。
% O4 _; q* h/ r% h" x( ?! e8 R4 Z
不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?

* u: C6 ]( H# r: K! Z麻煩各位大大分享一下

' b/ C2 K: `2 U, p6 ~; `, L3 S謝謝

russell

哈囉! 我發訊息給你囉!
4 ^! G( c2 Q1 W9 Y% c; z5 e8 y8 v
; e. m5 q( d: s5 R9 F& q3 r- Q  |需要更多的info. 來幫您解決喔!
. A, m! b+ _; f5 Q% y. Q( i
  t+ Z) G7 T  z& Xrussell0916@gmail.com

ishoni

有沒有加上這句呢?
' ~8 k# I$ R$ D) E; r! u7 I4 S/ _
"synopsys full_case parallel_case"
& g8 u" f( V' ?
幫助描述你的case status...

) h6 C/ }1 v+ h有一篇文章在討論這個:

kunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172

會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題
; a* Z3 Y" Y( }  s" [; z8 `
另外model FSM時，個人習慣分成3個always block:
! }0 y0 g. b8 @0 {
. O$ B( h7 Q- v2 ~& R. w2 q: H- c- D   1. sequential logic part for state assign
7 D# u$ X1 s8 r. G8 y$ u' s   2. combinational logic part for state transition
( S+ r% d1 v. I/ |+ C, m9 K   3. combinational logic part for control signals
: |( e# w  b* F! ~& P! ~
- u% g. ^% Q# }) l, o這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
* h; |  V  K9 b0 f/ T# g0 b但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.
, }" L* g% i) D9 Q6 m# l
) T5 }- T! s* i: g總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
6 K8 b# q# Q9 r5 z7 y* y不然這樣的描述太籠統了