verilog 寫有限狀態機的問題

michael6172

各位大大
% x/ l# `) ~( ~/ \6 d
) a. Y+ R. m& W9 X5 g" o我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，

/ k- T( d( W9 w+ E* M例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，

最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，
0 N* I: e# K# g
但是，pose-route simulation 的結果就會有錯誤。
( @% Z! I* S' [' c" y
不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?
: X" E2 b2 y' F
8 q8 r; x. w& O" w2 d4 O& C2 u麻煩各位大大分享一下

) R( o$ Z2 T( S' s2 ^: A7 ~# J謝謝

russell

哈囉! 我發訊息給你囉!
- y& o1 X$ M& \5 W: g
7 ]/ l. c7 ?* Q0 W# i8 N. [需要更多的info. 來幫您解決喔!

  Q+ m  _, V, b* R& \russell0916@gmail.com

ishoni

有沒有加上這句呢?

"synopsys full_case parallel_case"
) Q1 w3 p' y* Z; S; m) i
幫助描述你的case status...
& W, n+ l3 P8 k& |7 ?$ C; y
' h6 X3 ^! W; K' |6 }有一篇文章在討論這個:
- G/ R9 A' H# \
kunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172

會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題
& ?  D: z0 y/ w( S% I/ }
另外model FSM時，個人習慣分成3個always block:
1 C5 Z( Y# Q. c5 w' j
0 ~7 }0 T, |/ Q3 [% h& h& S   1. sequential logic part for state assign
' [. a* k, e2 w" M1 [  y4 N6 G! [   2. combinational logic part for state transition
. R3 f4 _; L. q/ I- z: x% y   3. combinational logic part for control signals
, F: H. P4 O3 A5 S
6 _2 u' H9 P: z& i" j$ X這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
. ]/ C% A8 @/ {, R但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.

; F2 f4 B4 g1 e& _3 V; g總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
不然這樣的描述太籠統了