verilog 寫有限狀態機的問題

michael6172

各位大大
- i9 v. V- C: O" s1 l
' U# ?/ }, U& V! e  l, Y; L7 H: S我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，
5 W! Q; n) T- s3 S
例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，

5 Y3 t  m) E1 C1 Z3 g# @最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，
) i0 |3 t8 C' r3 T! I* q1 G$ \# A
但是，pose-route simulation 的結果就會有錯誤。
( z3 h, O' r2 }0 s7 G, ]! L
7 y- i% S0 u0 W  c3 y- q不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?
4 e9 x8 h7 u8 }' p$ L; @
6 Q5 n/ \6 t; V1 ]' Z7 `( m2 \麻煩各位大大分享一下
1 M% S7 X' E0 U( g+ y* W
謝謝

russell

哈囉! 我發訊息給你囉!
2 D4 r" K2 a# {; n( M
需要更多的info. 來幫您解決喔!

; z( e0 x. O$ A, b6 ]3 o: lrussell0916@gmail.com

ishoni

有沒有加上這句呢?
  ~1 E! e+ D) [/ t; L
"synopsys full_case parallel_case"
7 V5 ^: A, e4 l% h+ e7 f
幫助描述你的case status...

有一篇文章在討論這個:

1 }" B4 `3 F/ H: g0 R) Wkunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172
, l: h8 v# ?- _% `1 A+ R( [0 ?
& [' E& X4 f: T5 x會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題

: @9 T. j2 V  L  G" Y. L另外model FSM時，個人習慣分成3個always block:

7 R% ~9 t% ^, h   1. sequential logic part for state assign
   2. combinational logic part for state transition
( e0 V" ^: ^5 F7 C6 |0 T- g   3. combinational logic part for control signals

這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
0 W# @. I& J9 S但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.

總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
不然這樣的描述太籠統了