verilog 寫有限狀態機的問題

michael6172

各位大大
& G6 P  c' A$ x* j1 h. F: Q2 H8 O! n
我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，

7 U( ~  [/ A: T1 q, x2 W! h% E9 |例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，

最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，
+ Z1 `- m% e/ a! A  G; m
7 E3 r7 H4 k0 L4 b但是，pose-route simulation 的結果就會有錯誤。

不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?

$ W3 I8 t. O, D6 H1 f6 s5 _麻煩各位大大分享一下
( l6 |/ P) j3 Z& l! P8 P5 p
- C' ^/ H4 g8 k謝謝

superyoure

還是要把code貼出來大家才可以幫你抓問題
* d& e( j, P* V不然這樣的描述太籠統了

thjan65

樓上建議都是對的.
但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.

9 d) R2 Y: p' P2 [$ C2 G& `, u總言之, 沒看到code, 無法幫您找問題.

johndoedie

回復 1# michael6172
" I2 P1 i; A5 c7 t9 z8 }! c
0 i& j5 B% ?+ E5 ?3 n3 B會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題

另外model FSM時，個人習慣分成3個always block:

   1. sequential logic part for state assign
   2. combinational logic part for state transition
$ O9 S, \- d0 s   3. combinational logic part for control signals

這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

ishoni

有沒有加上這句呢?

0 ?2 l" T7 i. J1 {- A$ w, b3 ~"synopsys full_case parallel_case"

幫助描述你的case status...

! w3 W& X0 Y1 Y  I$ A+ b有一篇文章在討論這個:
& W+ t" ?/ e& S( v" h
6 F' P  S# b) x( N6 f- Skunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

russell

哈囉! 我發訊息給你囉!

2 T1 f3 y8 \/ S4 R需要更多的info. 來幫您解決喔!

2 R, ?# v/ T' ^9 k3 jrussell0916@gmail.com