ROM vs. CASE

呆頭鴨

我有個小疑問~
當有256筆資料我寫成rom
5 L  f4 ]5 z: G( m  vinput [7:0]address;
output[7:0]:data_out;
0 C" g- A" y, \# ~: creg [7:0]data[7:0];
! [) `: _! T, i. s1 @* dreg [7:0]data_out;
always@*
+ X2 e9 M% E4 s  c9 a7 B- P, Sbegin
0 ?& O( |+ G6 pdata[0]=XXXXXXX;
4 p( n2 v" L3 xdata[1]=XXXXXXX;
, J0 W0 x1 @+ }: u, O7 m  }............
data_out=data[address];
end
1 E& z! S8 H3 e9 b跟 寫成CASE
: A" z# ]* N3 ?# H2 b2 sinput [7:0]address;
output[7:0]data_out;
4 M+ |0 S3 h2 }reg [7:0]data,data_out;
always@*
  O; G  P3 {$ |begin
6 M0 z/ y9 y7 }+ @1 fcase (address)
( T6 w/ t) J. t8'd0: data_out=XXXXXXX;
8'd1: data_out=XXXXXXX;
8 s$ p$ U* H) j..........
1 L& h& B3 A9 nendcase
end
, S2 C# ~( ^& i9 z  E: W
' O$ [; }* W" L這2種作法哪種比較好呢?

dysyase

應該是看你要哪種架構吧~
  a7 |; W+ B- c, g在一個~你是要作成CHIP還是FPGA就夠了~

呆頭鴨

回復 2# dysyase
大大可以簡單介紹一下2種差別嗎^^~

tommywgt

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
% ?6 R, H* l8 k# I這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
& Q, _! v+ s5 u2 \. A在ASIC合成時則一律合成一拖拉庫的邏輯閘

kevin

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
兩種都是想用block memory 來合成.(note:必須有clock)
第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
# u/ G- ^1 j1 q0 s0 A 第二種寫法則無法在simulation時 以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
3 F  ]  Z5 F# p" H. u; ~2 P    input  clk;
    input  [5:0] addr;
5 n5 Q. r+ ]7 k% T* l! d    output [19:0] do;

    reg [19:0] rom [63:0];
    reg [19:0] do;
# I  K% d. Z# E* I. U" |$ q
    initial begin
        rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
7 [" \  z5 H  r& @, O         ....................
1 U3 z1 k8 t# u2 p  ?        rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;                        
    end
1 R- A8 Q& c. H/ v- e
    always @(posedge clk)
    begin
           do <= rom[addr];
    end
   
endmodule
# A& U2 o: f; P9 [6 Z6 }3 c+ K! Y7 \
第二種寫法可改寫成
2 L) u5 f: p# h9 Xmodule ROM(clk, en, addr, data);
8 s4 }- ?7 C1 A* s7 p5 J" r3 M9 V
; {9 @0 t, W4 `/ ?) Z    input      clk;                           
4 c0 j( h; u0 F5 v    input      en;                           
$ L/ `8 C" I9 J0 P5 q* E    input      [4:0] addr;                    
    output reg [3:0] data;               
) l7 b2 f6 \# r. H; P/ N
* h! \- ^2 X2 I  Z" E. d    always @(posedge clk) begin         
        if (en)                              
            case(addr)                           
% O; ^' I+ a& \: E                5'b00000: data <= 4'b0010;
, }" C+ |# W+ X                5'b00001: data <= 4'b0010;
                5'b00010: data <= 4'b1110;
                5'b00011: data <= 4'b0010;
4 X2 Y! u* {7 q                ...............................
               ...............................
; E4 @% g( E% q% G8 a6 Q                5'b11011: data <= 4'b0010;
6 d7 Z' V  i2 ~8 ?                5'b11100: data <= 4'b0100;
! \3 O( d4 u2 v5 U# _& c                5'b11101: data <= 4'b1010;
                5'b11110: data <= 4'b1100;
+ M8 P6 N. c2 H6 L% A, a                5'b11111: data <= 4'b0000;
+ ^6 D# s1 {+ l$ Z6 w7 r) v            endcase                              
1 O4 b- K/ v! A. t0 W    end                                 

# p, J; I& a! w2 ^) W# q  N7 U" Rendmodule

呆頭鴨

謝謝大大^^~又讓我學到很多....