ROM vs. CASE

呆頭鴨

我有個小疑問~
當有256筆資料我寫成rom
input [7:0]address;
% J( x& I- P: S! f" G# h  J9 Koutput[7:0]:data_out;
reg [7:0]data[7:0];
reg [7:0]data_out;
always@*
begin
data[0]=XXXXXXX;
- g, l+ C" S! p  |data[1]=XXXXXXX;
8 B* P! M7 G+ y............
1 w+ d7 l# R% o& {* Edata_out=data[address];
end
; S# R9 ?1 w/ }跟 寫成CASE
" Y6 r  M' v! b% ?$ H+ Vinput [7:0]address;
5 A1 Y% `) h( ^8 {2 `% L% Uoutput[7:0]data_out;
8 q1 F; ?# ~+ A1 t" M5 J" z5 Sreg [7:0]data,data_out;
always@*
begin
1 ^! ]9 ~6 \) i5 d" Ncase (address)
8'd0: data_out=XXXXXXX;
! O0 X: \. o( b# d5 \$ b8'd1: data_out=XXXXXXX;
..........
endcase
9 F: X! g  Y% }6 x; H$ xend

3 P5 C; H7 n- |' w這2種作法哪種比較好呢?

dysyase

應該是看你要哪種架構吧~
在一個~你是要作成CHIP還是FPGA就夠了~

呆頭鴨

回復 2# dysyase
/ H- p* v9 D# A, }. O 大大可以簡單介紹一下2種差別嗎^^~

tommywgt

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
# G: Q! ^1 {% X在ASIC合成時則一律合成一拖拉庫的邏輯閘

kevin

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
7 V0 [2 ^9 B. q, l+ X兩種都是想用block memory 來合成.(note:必須有clock)
第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
, L0 ?6 P7 Q& E3 F 第二種寫法則無法在simulation時 以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
    input  clk;
    input  [5:0] addr;
    output [19:0] do;
% Z( Y! h9 ]' m, B
    reg [19:0] rom [63:0];
; ~$ ~7 l8 d5 e' S2 ?, N6 b    reg [19:0] do;
- V- j; R! S  b& i" D  a. U' v
  i: ?( T" i3 L  G5 f- {( x: G: [    initial begin
- x- q$ u3 D  Z' f$ @4 E        rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
8 s: ^% V# u; p         ....................
        rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;                        
; \1 k+ _0 Q& B; I5 |; {3 M    end
$ U  T. `: G% O. z
    always @(posedge clk)
    begin
4 ~4 O+ @6 r7 }+ w           do <= rom[addr];
    end
   
, P% H5 f9 E6 t9 w# E, Eendmodule
, n" j0 z( ]+ `4 t. o
7 m+ O( G/ v  h  x第二種寫法可改寫成
module ROM(clk, en, addr, data);

    input      clk;                           
) Y5 k2 X$ p. K; Y: y% ~    input      en;                           
    input      [4:0] addr;                    
) z. C1 P7 c$ t) e5 g    output reg [3:0] data;               

    always @(posedge clk) begin         
        if (en)                              
. j9 F, `4 o9 b0 e, W! n            case(addr)                           
                5'b00000: data <= 4'b0010;
" x4 C. ]: E4 F0 g! a                5'b00001: data <= 4'b0010;
                5'b00010: data <= 4'b1110;
4 Q; _1 e% `0 {# L0 t                5'b00011: data <= 4'b0010;
                ...............................
, w! d" o8 h+ Q               ...............................
                5'b11011: data <= 4'b0010;
                5'b11100: data <= 4'b0100;
7 j4 x. J1 v# V; r                5'b11101: data <= 4'b1010;
& J4 A1 h3 a( l, {) v% c+ o                5'b11110: data <= 4'b1100;
                5'b11111: data <= 4'b0000;
" `' v  A/ C5 @/ u3 d, m, c* k4 q            endcase                              
    end                                 
- Z/ `& M* f3 g
3 [; f8 B- a* \9 V6 Y# ?1 Y& A6 dendmodule

呆頭鴨

謝謝大大^^~又讓我學到很多....