ROM vs. CASE

呆頭鴨 · 發表於 2010-4-13 23:08:15

我有個小疑問~
當有256筆資料我寫成rom
input [7:0]address;
output[7:0]:data_out;
reg [7:0]data[7:0];
reg [7:0]data_out;
always@*
begin
data[0]=XXXXXXX;
data[1]=XXXXXXX;
............
data_out=data[address];
end
跟寫成CASE
input [7:0]address;
output[7:0]data_out;
reg [7:0]data,data_out;
always@*
begin
case (address)
8'd0: data_out=XXXXXXX;
8'd1: data_out=XXXXXXX;
..........
endcase
end

這2種作法哪種比較好呢?

呆頭鴨 · 發表於 2010-4-20 22:35:17

謝謝大大^^~又讓我學到很多....

kevin · 發表於 2010-4-20 21:05:41

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
兩種都是想用block memory 來合成.(note:必須有clock)
第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
第二種寫法則無法在simulation時以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
input  clk;
input  [5:0] addr;
output [19:0] do;

reg [19:0] rom [63:0];
reg [19:0] do;

initial begin
      rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
      ....................
      rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;
end

always @(posedge clk)
begin
         do <= rom[addr];
end

endmodule

第二種寫法可改寫成
module ROM(clk, en, addr, data);

input    clk;
input    en;
input    [4:0] addr;
output reg [3:0] data;

always @(posedge clk) begin
      if (en)
         case(addr)
            5'b00000: data <= 4'b0010;
            5'b00001: data <= 4'b0010;
            5'b00010: data <= 4'b1110;
            5'b00011: data <= 4'b0010;
            ...............................
            ...............................
            5'b11011: data <= 4'b0010;
            5'b11100: data <= 4'b0100;
            5'b11101: data <= 4'b1010;
            5'b11110: data <= 4'b1100;
            5'b11111: data <= 4'b0000;
         endcase
end

endmodule

tommywgt · 發表於 2010-4-19 20:55:44

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
在ASIC合成時則一律合成一拖拉庫的邏輯閘

呆頭鴨 · 發表於 2010-4-19 19:58:49

回復 2# dysyase
大大可以簡單介紹一下2種差別嗎^^~

dysyase · 發表於 2010-4-19 01:33:56

應該是看你要哪種架構吧~
在一個~你是要作成CHIP還是FPGA就夠了~

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