ROM vs. CASE

呆頭鴨

我有個小疑問~
" i7 D# h8 A4 `9 Q. U3 y當有256筆資料我寫成rom
2 Y2 j. i; X6 E' V- T9 Oinput [7:0]address;
/ J' Z% r3 g+ y8 Xoutput[7:0]:data_out;
! H& K5 ]" p7 p+ G* t' t: s3 |reg [7:0]data[7:0];
reg [7:0]data_out;
always@*
begin
" h4 v$ v  ~  J( w0 }8 M  xdata[0]=XXXXXXX;
9 E  z1 Q6 O9 _data[1]=XXXXXXX;
7 S/ w/ Q$ F$ F0 h' @  a............
& \6 w; p8 t) ndata_out=data[address];
# {' [% u$ G' {# ~7 C+ Y: nend
跟 寫成CASE
input [7:0]address;
7 k/ q: C, s: i- T' a2 S# Zoutput[7:0]data_out;
( o2 Z+ ]5 }8 Z- h. s) Oreg [7:0]data,data_out;
. ?/ Y% h. U* y/ K* y" Y& Qalways@*
begin
$ N* Z3 m+ @: @/ z+ X2 ccase (address)
8 A6 t) A. ^" l7 M" E1 Z0 ~4 U8'd0: data_out=XXXXXXX;
/ @) }- H( E1 X/ P8'd1: data_out=XXXXXXX;
..........
" G  n+ B& _& F" h0 Yendcase
end
, Q& c; k) ?. u3 X% H7 }" j2 d
9 H5 _+ _4 }1 q# W$ Y這2種作法哪種比較好呢?

dysyase

應該是看你要哪種架構吧~
在一個~你是要作成CHIP還是FPGA就夠了~

呆頭鴨

回復 2# dysyase
7 a7 c7 W$ P' Z, ]$ k 大大可以簡單介紹一下2種差別嗎^^~

tommywgt

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
" l' ?/ h# h1 }! }在ASIC合成時則一律合成一拖拉庫的邏輯閘

kevin

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
兩種都是想用block memory 來合成.(note:必須有clock)
  D- M, [  g: \2 A" l8 M9 s- B第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
第二種寫法則無法在simulation時 以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
    input  clk;
    input  [5:0] addr;
' [2 F. J  @! N$ O/ n2 r: i    output [19:0] do;

    reg [19:0] rom [63:0];
    reg [19:0] do;

    initial begin
) X0 }$ w( l; M; F6 Q        rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
         ....................
+ I7 f: ?' h  |; L        rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;                        
7 }9 T9 N9 d8 d- o- M    end
9 E6 R# }8 r6 d& Z
    always @(posedge clk)
0 M" |6 P  x) E) m* z    begin
4 z" T3 I- f0 b# F" b4 j3 g# S           do <= rom[addr];
$ n3 i3 m! m- w7 U" E4 a    end
/ P! j$ J% F* y3 p* B: A" S   
% h/ ^+ C  v/ l$ j3 ]* E3 Iendmodule

0 f" }9 a2 W- V4 e- L5 J" [* v0 w第二種寫法可改寫成
module ROM(clk, en, addr, data);
% Y/ @! d, o& @: @! S
. ~6 @2 C/ p! z2 z    input      clk;                           
" u+ J7 O6 h. [) o! a- L  j    input      en;                           
    input      [4:0] addr;                    
. l3 {" H. `: ]. T# Z" i    output reg [3:0] data;               

    always @(posedge clk) begin         
, k, @4 h: P" [        if (en)                              
            case(addr)                           
# c4 y& v/ q2 d+ z                5'b00000: data <= 4'b0010;
# _2 m' V0 }/ k+ {5 S6 Y                5'b00001: data <= 4'b0010;
: T* ~: u7 Z% F/ Q                5'b00010: data <= 4'b1110;
                5'b00011: data <= 4'b0010;
  s4 N, K5 j1 E( b2 e- g1 }                ...............................
( w5 t4 N" }0 _               ...............................
7 {1 u% e# G/ @. g% S                5'b11011: data <= 4'b0010;
                5'b11100: data <= 4'b0100;
0 P1 o& u9 {; j                5'b11101: data <= 4'b1010;
                5'b11110: data <= 4'b1100;
                5'b11111: data <= 4'b0000;
; d; J: h' W  S/ Z            endcase                              
: z! r1 n2 m& D: Y" F) T    end                                 

* q7 A: r, u  I! D$ yendmodule

呆頭鴨

謝謝大大^^~又讓我學到很多....