除頻電路一問~

gogojesse

最近嘗試使用CPLD去解決一些Chip訊號不良的問題
想請教各位先進
& Y% b  g9 h+ A( z8 l如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
" q+ N5 q7 G  z, ?有可能做到一位小數的除頻嗎?
) L/ ]/ @) ~  C# D2 J* n目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出
2 |' H- B/ N$ u1 |3 Q8 g( W% R1 x
. ]2 F) O" d: G# e$ a請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?
0 W2 }( d) Y7 X) \! u9 Z6 `1 m
以上，先謝謝大家~

tommywgt

分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
RMS jitter 理論上可以控制的非常小
9 ^/ i2 K* [# J
你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成

gogojesse

回復 2# tommywgt
! p/ N" h7 b8 `4 {! t6 B, @
謝謝Tommy大的回覆
, q1 T4 l5 U; x  N' \找了一下論文
' h) D& H6 I3 |5 J6 `看起來p-p jitter 大部分可以控制在50ps以內
. a$ k/ X2 _' c6 [! @# X; ]RMS Jitter似乎更小
假如input clock拉到2G用跳頻的話
表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)
% W+ a& b$ @7 z  p# q$ a4 g
6 _- h, b; S- K& H我需要的output clock最快大概到150Mhz
0 a9 I$ @, h; }' ~( ~7 ]所以一個tick大概6~7ns
一個pulse大概是3~4 ns
若是p-p jitter到0.5~1 ns可能會影響很大
降到0.1ns(100ps)的話大概就有可能夠用...
* ]; r, j6 G3 L7 I2 I' N) ^
另外，不是很懂大大提到
FPGA可以達到但是CPLD為何做不到的原因
9 d0 Y$ q  X: Q9 m理論上我用跳頻的話
6 f1 l* L8 a5 [8 z% j) a假如CPLD速度上也可以接受2G
9 t* d* r. C+ q, H$ U9 ^  c是不是可以直接用算clock tick的方式去展頻出output clock?

tommywgt

目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
' y6 \  S9 I* ^如果只要一個輸出最高為150M的clock source的話,
+ e0 ]! W0 M2 v5 I: b% n% C) A你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
另外, 使用現成的PLL IC也是個好主意.

如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
9 y! \! p- F( \; H& S  B( e不然的話, 就算是IC本身宣稱可以達到0ps也是徒然

gogojesse

嗯嗯~了解
謝謝 tommywgt 的解說
/ h/ _! Q/ w2 d3 v! Y* ~看來我的想法還是離實際有一段距離
果然隔行如隔山  繼續加油~ ^^
# B/ j9 E7 h. c7 q! G! P
% A, n1 t3 `# [7 a( K5 lp.s. 這幾天突然都連不上chip123
真是奇怪
還以為關了 @@a