除頻電路一問~

gogojesse

最近嘗試使用CPLD去解決一些Chip訊號不良的問題
想請教各位先進
/ b/ M, @: X; x7 R. U/ z6 T! F) q如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
有可能做到一位小數的除頻嗎?
目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出

請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?

+ S0 j6 o+ W- {, i  k以上，先謝謝大家~

tommywgt

分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
RMS jitter 理論上可以控制的非常小
. R- p2 h4 Z3 a' \/ s2 W# r
你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成

gogojesse

回復 2# tommywgt
* h2 r, g( s' }9 z" \; d- l7 I+ T* g9 M
8 g; s% g/ J: Q- c5 K謝謝Tommy大的回覆
3 m9 A7 E5 @9 K2 [6 U找了一下論文
) L! o$ ]+ L; L; L4 h看起來p-p jitter 大部分可以控制在50ps以內
# ?4 B) a% E3 ]RMS Jitter似乎更小
假如input clock拉到2G用跳頻的話
! G3 e) I) g7 ~2 H6 F. I表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)
: V, D- ~6 [0 P0 p, y
我需要的output clock最快大概到150Mhz
" Q8 J0 u8 K' E; }所以一個tick大概6~7ns
一個pulse大概是3~4 ns
若是p-p jitter到0.5~1 ns可能會影響很大
* e9 S. B; [1 k. F6 Q& w降到0.1ns(100ps)的話大概就有可能夠用...

) u& X" Z. n9 H另外，不是很懂大大提到
- D8 h9 Z# L* q  g/ jFPGA可以達到但是CPLD為何做不到的原因
理論上我用跳頻的話
1 S( T( X4 P! G6 H6 K  L5 Q. i假如CPLD速度上也可以接受2G
& L! j3 x6 P/ K是不是可以直接用算clock tick的方式去展頻出output clock?

tommywgt

目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
如果只要一個輸出最高為150M的clock source的話,
+ {# B3 f9 B7 r1 h& i" N* \你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
另外, 使用現成的PLL IC也是個好主意.
0 V4 l8 A, z+ [) \  I- }) s8 [% w
如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
* T" [8 S  H% y$ M0 i( E6 c* x不然的話, 就算是IC本身宣稱可以達到0ps也是徒然

gogojesse

嗯嗯~了解
$ ]/ T! P9 t& B% C9 T$ X( \謝謝 tommywgt 的解說
0 R' x4 q8 W3 ^2 Y- o1 v0 J3 i看來我的想法還是離實際有一段距離
果然隔行如隔山  繼續加油~ ^^
( l& t" L0 M' u/ i( d3 s* z4 h9 e
1 U: |0 s! F  ?5 ap.s. 這幾天突然都連不上chip123
7 e2 B: N$ x2 d  J; S' F真是奇怪
還以為關了 @@a