除頻電路一問~

gogojesse

最近嘗試使用CPLD去解決一些Chip訊號不良的問題
' z* X9 e0 t; }: Y- [5 m1 g想請教各位先進
如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
0 W9 Q1 Y6 I7 o有可能做到一位小數的除頻嗎?
$ Y! B1 {- w( B' `- r/ u8 @1 Y目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出
' n+ @/ M: G( ?
請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?

, a; G8 Q4 i6 e9 g& Z* B以上，先謝謝大家~

tommywgt

分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
& Y4 j1 ~9 S; w% VRMS jitter 理論上可以控制的非常小
+ p8 o3 m2 r: r* j4 b" X
你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成

gogojesse

回復 2# tommywgt

謝謝Tommy大的回覆
& ?8 }1 L, Q) e; A5 k' q; e& P1 t找了一下論文
8 H) w& A5 c  P' l+ y看起來p-p jitter 大部分可以控制在50ps以內
) Y# S$ d$ C/ w& B: \7 fRMS Jitter似乎更小
5 w7 k  I) Z+ J" v) H# R! P假如input clock拉到2G用跳頻的話
表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)
+ Z# l. l8 [1 |0 ?; z- ?
我需要的output clock最快大概到150Mhz
所以一個tick大概6~7ns
2 a) y) y9 J" [& l! ?- ~2 c# V" q7 r7 k一個pulse大概是3~4 ns
3 \8 z: @2 C) u+ u  ~6 S若是p-p jitter到0.5~1 ns可能會影響很大
& U- `, U, h( U! I& H降到0.1ns(100ps)的話大概就有可能夠用...

1 m; p9 B9 y5 {, h" {另外，不是很懂大大提到
FPGA可以達到但是CPLD為何做不到的原因
理論上我用跳頻的話
+ I6 W$ \! ~  a( Z5 o1 i假如CPLD速度上也可以接受2G
8 v: E  x/ Y5 T# A$ a是不是可以直接用算clock tick的方式去展頻出output clock?

tommywgt

目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
如果只要一個輸出最高為150M的clock source的話,
  c1 O3 w2 U* a: i3 G  ^你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
另外, 使用現成的PLL IC也是個好主意.

如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
8 J& g6 |$ Z; [. u不然的話, 就算是IC本身宣稱可以達到0ps也是徒然

gogojesse

嗯嗯~了解
$ R" c4 a5 J# L1 d9 F# R& E謝謝 tommywgt 的解說
看來我的想法還是離實際有一段距離
果然隔行如隔山  繼續加油~ ^^
1 }* `! v6 _0 s3 i1 j2 T) \0 T3 R& T
p.s. 這幾天突然都連不上chip123
真是奇怪
還以為關了 @@a