除頻電路一問~

gogojesse

最近嘗試使用CPLD去解決一些Chip訊號不良的問題
$ O# _( A6 g2 q! W/ s2 |$ J. c& \想請教各位先進
如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
. ?' F4 y+ m, o7 |9 w9 B有可能做到一位小數的除頻嗎?
! R! N- F8 j, Q) J# f- ^目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出
. p% u4 r4 S: b
) l' m6 a; z' }% f. Q8 U8 S請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?
; x+ P$ f1 j/ o8 o) q& O
以上，先謝謝大家~

tommywgt

分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
  T  g* m8 f/ ?2 U" M  `- f% x+ W$ fRMS jitter 理論上可以控制的非常小
6 |- x3 [  O$ n" ?+ N, C1 e
你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成

gogojesse

2 e2 Y$ _" I" H. x5 ^
4 M: O1 L+ |) t0 G5 g: ~回復 2# tommywgt

謝謝Tommy大的回覆
9 l( U7 C  M1 k. y' M& P* s7 I找了一下論文
看起來p-p jitter 大部分可以控制在50ps以內
RMS Jitter似乎更小
' v: a, e" o7 m1 H4 O5 f2 v# ?假如input clock拉到2G用跳頻的話
* o/ i" T  V) ]1 J  y3 R表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)

3 J% Y) t( `* s& r我需要的output clock最快大概到150Mhz
+ l( w  ~- }; c所以一個tick大概6~7ns
' z  d4 Z" n  T" }一個pulse大概是3~4 ns
若是p-p jitter到0.5~1 ns可能會影響很大
降到0.1ns(100ps)的話大概就有可能夠用...
7 c) S: D1 V3 _* O( v% A  u- e7 V" I/ C
另外，不是很懂大大提到
6 _0 Y. S1 v/ }: A7 \# k  tFPGA可以達到但是CPLD為何做不到的原因
7 U* _5 G" x% F* C  {, _+ o- e0 d理論上我用跳頻的話
假如CPLD速度上也可以接受2G
4 p' k* H8 [# L4 D是不是可以直接用算clock tick的方式去展頻出output clock?

tommywgt

目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
如果只要一個輸出最高為150M的clock source的話,
你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
另外, 使用現成的PLL IC也是個好主意.
$ X. |" [9 z% B
如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
不然的話, 就算是IC本身宣稱可以達到0ps也是徒然

gogojesse

嗯嗯~了解
. p' j, r# z* R謝謝 tommywgt 的解說
! n! k! u  V% A& [/ \看來我的想法還是離實際有一段距離
8 o0 r/ b8 d' E$ K+ ]1 p# h" h果然隔行如隔山  繼續加油~ ^^
1 p$ W5 s' K+ i
% ?# ~& l# [2 X5 D$ D5 Ap.s. 這幾天突然都連不上chip123
真是奇怪
還以為關了 @@a