PLL的phase noise對於TX與RX的問題？

gyamwoo

各位好，我想問一下當本地振盪器的pll，其phase noise的好壞
& D8 W/ v5 Y; J7 f對於TX端有任何的影響嗎？

* l/ }/ t) P# m7 Q, B因為我看書上的舉例都是RX中，干擾信號與接收的信號被mixer
: V. x  F' F3 w! w( j4 q  n  M
混波之後，由於干擾信號太強而pll的phase noise又太差以致

( p# V; R5 p7 }# p7 m* ?. Ysnr不足。

, ?, t# \  |+ e, r所以開頭講的，pll的phase noise對於TX端有規格的限制嗎？

macrohan

PLL noise  在TX方面主要有spectrum emission 决定。如果在FDD系统中，PLL noise 会对TX leakage to RX band 有很大的贡献。

oric

版主說的有道理~
) f* J8 f, n3 n) G. y3 x) eTX的部份確實比較care eye-diagram的好壞
5 p7 S. c& S4 A. ~& `ex: rise/fall time, jitter
: |7 @6 y3 N. {3 f知識因分享而壯大！

jojoboy666

這真是一個實用的問題ㄚ！感謝您的分享~~

c2467

謝謝大大的分享~知識因分享而壯大！

gyamwoo

有的,只是要看產品規格屬性有無定義
其中,最主要的乃是eye diagram的定義
像SATA, or USB就有明確定義TX的 ...
' A; z: A0 r5 h2 m, yfinster 發表於 2009-11-26 09:26 PM

% R; E; V+ m; w. i8 e8 F$ V聽版主你這麼說，我是可以藉由欲接受我方TX的RX端之規格，去推算TX端的合理範圍囉？
因為規格上沒有定義關於jitter方面的限制。
6 {1 N7 Y! f) g- f. B0 j( M  ~0 A) z以下是對方rx的定義
" j6 S" U" X! b9 i. r) f3 ~" n" d  C總頻寬3MHz，子頻寬300kHz
Programmer / Controller Unit
Receiver noise bandwidth 200 kHz
Antenna Gain Tx/Rx 　　　 2 dBi
Power Into Antenna 　　　-22 dBm
Tx Power 　　　　　　　　  -20 dBm EIRP
8 \3 p6 Y6 p; p, _Required SNR 　　　　　　 14 dB
Noise Floor 　　　　　　　  -101 dBm
Ambient noise at receiver input  20 dB above kTB
; X9 A: e2 `* q  V  B8 O5 ?+ NReceiver noise figure         4 dB
跟傳輸上的耗損
Transmission Losses
Free space loss at 2 meters 30.5 dB
- C4 f; ^& b$ G* `Fade margin (with diversity) 10 dB
. S' g4 S0 P) F# ?6 H3 Y) rExcess loss (polarisation, etc.) 15 dB
! {. \8 ?& V) t' {4 RBuilding penetration loss 20 dB

finster

有的,只是要看產品規格屬性有無定義
9 A6 T# N3 o" W, K* C$ e9 U其中,最主要的乃是eye diagram的定義
像SATA, or USB就有明確定義TX的eye diagram要在多少之內
& w2 h$ X2 M3 u而有些TX就沒有定義,如Mini-LVDS TX,它就沒有定義其eye diagram
5 a4 y0 g) h  U3 L因為TX是藉由PLL來傳送data輸出,故而有些產品是藉由eye diagram來間接定義出PLL的jitter要在多少的規格之內