PLL的phase noise對於TX與RX的問題？

gyamwoo

各位好，我想問一下當本地振盪器的pll，其phase noise的好壞
9 l' C2 O8 K# `) e) g+ B' @* \# ?對於TX端有任何的影響嗎？

7 Y; U0 E# r" m$ F; N因為我看書上的舉例都是RX中，干擾信號與接收的信號被mixer

$ {) V. B; B# o9 E混波之後，由於干擾信號太強而pll的phase noise又太差以致
# I7 I1 s, z7 R2 Z
snr不足。
* n- z* Q3 d4 R* x9 F' B
所以開頭講的，pll的phase noise對於TX端有規格的限制嗎？

finster

有的,只是要看產品規格屬性有無定義
其中,最主要的乃是eye diagram的定義
像SATA, or USB就有明確定義TX的eye diagram要在多少之內
. q* Q$ X0 f" ~8 l* f而有些TX就沒有定義,如Mini-LVDS TX,它就沒有定義其eye diagram
; G) R0 f3 O/ I( o5 A因為TX是藉由PLL來傳送data輸出,故而有些產品是藉由eye diagram來間接定義出PLL的jitter要在多少的規格之內

gyamwoo

有的,只是要看產品規格屬性有無定義
( l# s6 a  }: \0 c7 R其中,最主要的乃是eye diagram的定義
( K8 I( ~7 r7 [# d像SATA, or USB就有明確定義TX的 ...
finster 發表於 2009-11-26 09:26 PM

, o" o5 O- y- S; O7 w. q# ~聽版主你這麼說，我是可以藉由欲接受我方TX的RX端之規格，去推算TX端的合理範圍囉？
因為規格上沒有定義關於jitter方面的限制。
, L/ Q0 z' X1 z* R以下是對方rx的定義
總頻寬3MHz，子頻寬300kHz
Programmer / Controller Unit
Receiver noise bandwidth 200 kHz
Antenna Gain Tx/Rx 　　　 2 dBi
) O0 k% @0 h6 D5 y7 q$ KPower Into Antenna 　　　-22 dBm
# ]" O7 E& b& ~Tx Power 　　　　　　　　  -20 dBm EIRP
( T  b" \4 \& IRequired SNR 　　　　　　 14 dB
1 P' E; Y1 |. T) B" l# wNoise Floor 　　　　　　　  -101 dBm
Ambient noise at receiver input  20 dB above kTB
( S- R9 q2 m% @1 N2 a; M) C. s# tReceiver noise figure         4 dB
跟傳輸上的耗損
Transmission Losses
Free space loss at 2 meters 30.5 dB
* u7 ^3 H( A  M# h+ Y. w' |- @Fade margin (with diversity) 10 dB
" T. {" P5 M7 [: N# d; |Excess loss (polarisation, etc.) 15 dB
7 ~% }6 V( Q" E& e3 uBuilding penetration loss 20 dB

c2467

謝謝大大的分享~知識因分享而壯大！

jojoboy666

這真是一個實用的問題ㄚ！感謝您的分享~~

oric

版主說的有道理~
TX的部份確實比較care eye-diagram的好壞
3 y+ ~& _( L$ F: N7 s2 zex: rise/fall time, jitter
知識因分享而壯大！

macrohan

PLL noise  在TX方面主要有spectrum emission 决定。如果在FDD系统中，PLL noise 会对TX leakage to RX band 有很大的贡献。