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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › EDA 設計討論區 › 如何把wire load設為0, 在做synthesis時?

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[問題求助] 如何把wire load設為0, 在做synthesis時?

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發表於 2009-11-11 19:09:37 | 顯示全部樓層回帖獎勵

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我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

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