如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
- L6 K2 F* f/ }" ]1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".

! ]% M! q8 q$ k2 o; B7 W1 Z; rdefault_wire_load : "ForQA" ;
. u- {# g% Y/ }6 k, L" s9 ]/ M: k  
7 y. V6 g  X5 E7 p$ u/* QA wire-load */
: w0 L" M. ~" I6 o4 @1 S  wire_load("ForQA") {
+ y5 b( v0 R2 d6 d' c$ n! t    resistance        : 0;
! _$ a# K3 |1 @# |    capacitance        : 1;
    area        : 1;
    slope        : 1;
$ X+ E; ]  _) e* R    fanout_length(1,0);
    fanout_length(10,0);
  }

8 ?/ b  G, @2 G4 W4 O* t% x9 R不是 default_wire_load : "ForQA" ;
% j5 R- Y. X! F- ~3 T; z! g則 script file 裡寫
( U, s/ ]) M9 ^  z7 i4 Nset auto_wire_load_selection false
+ P% B! [; u1 E' V# _set_wire_load_mode top
set_wire_load_model -name ForQA -library <your_library>

2.或查用 set_load 0 ... 的方法 for all ports and all nets