如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
, C. @3 v. I. p
4 G( N% |  @9 g6 [- S8 s: idefault_wire_load : "ForQA" ;
+ ?) [  [. ?9 a4 \& t8 E  
' I( A4 L* ~/ a* |/ n! ~/* QA wire-load */
) X+ V. Y) N& e- ?$ t  wire_load("ForQA") {
$ ]# G4 u8 }4 V8 ~# s* U4 y    resistance        : 0;
    capacitance        : 1;
! c- `  E! y4 v" S9 A8 }8 N- e# y    area        : 1;
    slope        : 1;
. J+ _/ G6 F* o; g$ D    fanout_length(1,0);
1 }; c/ M3 r+ C0 c% s8 [& u    fanout_length(10,0);
  }

9 l8 ~! z: n7 x2 X不是 default_wire_load : "ForQA" ;
+ y; P( F- z* ^% E( z6 ~! S則 script file 裡寫
set auto_wire_load_selection false
set_wire_load_mode top
) X& T; e! x$ E& t" E- e% c8 gset_wire_load_model -name ForQA -library <your_library>
! M9 N6 Z, ]. D8 w. {
2.或查用 set_load 0 ... 的方法 for all ports and all nets