如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
1 O9 ^! k! h6 {* r7 z% J
default_wire_load : "ForQA" ;
) W" u0 a: V0 {  
/* QA wire-load */
  wire_load("ForQA") {
( s+ h% w2 b3 {) n$ M8 C    resistance        : 0;
' y4 l" u7 j9 b$ ~9 h    capacitance        : 1;
    area        : 1;
    slope        : 1;
    fanout_length(1,0);
    fanout_length(10,0);
  }

不是 default_wire_load : "ForQA" ;
則 script file 裡寫
set auto_wire_load_selection false
set_wire_load_mode top
set_wire_load_model -name ForQA -library <your_library>
, R4 w  x) ^2 b' E, V/ O
2.或查用 set_load 0 ... 的方法 for all ports and all nets