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现在我进行dc的学习,设计的一个顶层模块里面需要考虑多时钟,电路连接关系具体如下:9 D! v. Z, L1 I0 Z" f7 \3 G
submodule1 :子模块2 M1 N' e" d, }& {' n( k- ]
module A(clk,rst_n,data_in,data_bina);. i& v! C( o7 G3 Q& C4 F6 Y; `+ w
module B(clk,rst_n,seg_out);; w3 A! A+ ]( S; U. h: j( R8 y
module C(data_bina ,clk,rst_n,data_bcd);" b) k b. k9 H5 u9 p
module D(clk,rst_n,clk_10Hz,clk_100Hz);
& H$ c" i4 b- o5 Ptopmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入,seg_out为输出。而其他的为中间信号
# |$ X- S8 k: Ltopmodule 的例化如下:顶层模块, Z! }& U) j: H N9 Y
A a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));9 n" C8 _& e4 }' |
B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));
( e$ D/ P0 S4 x- Q- j5 H C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));+ [. P; O9 Q+ m/ ]3 |( U4 r
D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));! ~7 X, u& n8 W4 J( D/ f2 w
请问向这种一个模块中需要处理多个时钟情况,怎样用dc综合?
4 F9 H: _# D% t我用gui设置端口,不成功,尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference,有没有谁处理过这种情况的问题?望解答一下! |
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