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现在我进行dc的学习,设计的一个顶层模块里面需要考虑多时钟,电路连接关系具体如下:
( q; l, u( ]& o1 W: m; }' @submodule1 :子模块
0 |: v! m2 _6 V0 O module A(clk,rst_n,data_in,data_bina);( H* t9 o. ^8 b
module B(clk,rst_n,seg_out);
+ t" y; w5 P& ^$ s: e module C(data_bina ,clk,rst_n,data_bcd);
" n. V& ?/ B- J: d- Y7 L module D(clk,rst_n,clk_10Hz,clk_100Hz);
3 v+ z* h$ g* itopmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入,seg_out为输出。而其他的为中间信号
+ e8 z; l9 V/ o7 y* P' L7 Xtopmodule 的例化如下:顶层模块$ i9 B0 y9 @ O4 v$ K: v
A a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));7 l/ X' z f; r' }9 G4 d) e4 F. l
B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));7 [: B" c8 i, q2 |- P' L. O Y
C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));
1 }) ?4 o c% g, Z D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));- Y" a+ d( `* m; ~9 S
请问向这种一个模块中需要处理多个时钟情况,怎样用dc综合?, i4 e# i4 O7 G0 ~+ W3 Y
我用gui设置端口,不成功,尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference,有没有谁处理过这种情况的问题?望解答一下! |
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