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现在我进行dc的学习,设计的一个顶层模块里面需要考虑多时钟,电路连接关系具体如下:, O' @' v+ V& _9 D9 W u6 ~" C
submodule1 :子模块
6 u6 O8 Q' a! C0 ~- f- W+ q module A(clk,rst_n,data_in,data_bina);6 Q D% y& L# f5 C
module B(clk,rst_n,seg_out);
# Y6 |; z2 v0 X# r6 h module C(data_bina ,clk,rst_n,data_bcd);. |$ D# R/ k$ s; |) @
module D(clk,rst_n,clk_10Hz,clk_100Hz);
( D, v: J* w% V8 {% N- E% ktopmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入,seg_out为输出。而其他的为中间信号. u( W/ @2 @7 B$ w3 _2 w: ~
topmodule 的例化如下:顶层模块
/ a/ t0 c5 D: o: uA a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));$ G9 H$ [( Y; w' X; B. G0 k1 ?
B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));
! l4 |" @$ u1 L/ r C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));
5 B9 x) `8 e% m& `- P D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));3 A" j) l: p. v7 K s1 @
请问向这种一个模块中需要处理多个时钟情况,怎样用dc综合?5 n8 h" p: Y1 l- x j
我用gui设置端口,不成功,尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference,有没有谁处理过这种情况的问题?望解答一下! |
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