dc中如何处理多时钟的？

chibijia

现在我进行dc的学习，设计的一个顶层模块里面需要考虑多时钟，电路连接关系具体如下：
0 y5 y) M  K& H( |submodule1 :子模块
; v& p& W7 w! a( n) D, v2 B6 O+ h        module A(clk,rst_n,data_in,data_bina);
        module B(clk,rst_n,seg_out)；
/ j! g  I- e! [% {        module C(data_bina ,clk,rst_n,data_bcd);
+ l6 U1 M0 G& ~& O) F( T        module D(clk,rst_n,clk_10Hz,clk_100Hz);
4 v# f  l) L" g  A/ r. }# v4 }4 L2 Stopmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入，seg_out为输出。而其他的为中间信号
topmodule 的例化如下：顶层模块
A a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));
    B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));
    C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));
/ r1 |# ~+ d" @; l- x    D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));
请问向这种一个模块中需要处理多个时钟情况，怎样用dc综合？
我用gui设置端口，不成功，尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference，有没有谁处理过这种情况的问题？望解答一下！

aaaach

如果你使用Top down synthesis,應該在top module 可以看到你如何產生其他的clock
5 F; Z3 B, i7 r) T若每個clock相互獨立,可以個別create clock,且彼此設為false path
若有倍率關係可使用multi 幾倍的方法
不知道這樣對你有沒有幫助