如何用verilog將變數前後補上幾個位元

jianping

Dear 大大:
可否請教一下 ,下面為一段VHDL語法寫成的CODE,
DATA<=INPUT;
: P! k6 C+ j: N: DABT<="00"& DATA &"0000";
, B# |( b' x$ W' ?/ I4 v2 j% D& i上面第二行用意應該為將DATA變數前後補上2和4個位元.
9 x  ]1 X/ `* [可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.
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7 F; Z& Z% Y4 y6 m7 ?感謝

ikki

Verilog 合併訊號
ABT<={2'b00, DATA, 4'b0000};