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[問題求助] 如何用verilog將變數前後補上幾個位元

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發表於 2009-11-5 16:31:12 | 顯示全部樓層 |閱讀模式
Dear 大大:
- }+ j9 z3 y1 V% z7 ^可否請教一下 ,下面為一段VHDL語法寫成的CODE,) ]% n! H) `9 X: i$ k
DATA<=INPUT;% \% F- }$ j# H7 C2 e% n/ u% k
ABT<="00"& DATA &"0000";! y+ l3 E: D$ o4 o: K* v
上面第二行用意應該為將DATA變數前後補上2和4個位元.
; I7 E: o$ J7 E% q可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.
9 \& D# a5 W" l& t& ~
% s! o: e+ j& r( A* }感謝
發表於 2009-12-18 09:02:34 | 顯示全部樓層
Verilog 合併訊號5 i: l: z5 v  T! [& f
ABT<={2'b00, DATA, 4'b0000};
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