如何用verilog將變數前後補上幾個位元

jianping

Dear 大大:
! n  b1 t' z6 A& v, J- f可否請教一下 ,下面為一段VHDL語法寫成的CODE,
DATA<=INPUT;
ABT<="00"& DATA &"0000";
' `- \+ Z( O% D  Z. A上面第二行用意應該為將DATA變數前後補上2和4個位元.
( B9 Y& C* I1 _. M3 T  j4 L' z1 R可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.

9 y9 C0 p* ^3 W5 J5 _, m感謝

ikki

Verilog 合併訊號
- r8 }; K2 n6 x' Y1 zABT<={2'b00, DATA, 4'b0000};