如何用verilog將變數前後補上幾個位元

jianping

Dear 大大:
可否請教一下 ,下面為一段VHDL語法寫成的CODE,
DATA<=INPUT;
ABT<="00"& DATA &"0000";
; u: R* l. g- f: A' A2 i% E上面第二行用意應該為將DATA變數前後補上2和4個位元.
可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.

感謝

ikki

Verilog 合併訊號
( I  V2 g# ?! @9 t" dABT<={2'b00, DATA, 4'b0000};