Stratix II DSP development Kit的問題

ablendos

大家好:
我是剛進入這個領域的新手，已經看過一本書來自學VHDL 語法了
可是現在有一個問題想請教各位
我的目的很簡單就是輸入一個sin wave經過ADC到FPGA在經過DAC且輸出sinwave
1 K7 A5 E4 R7 j* I+ V$ Y) W2 h但是我不知如何控制ADC and DAC....請問有範例可以參考
3 o$ K" t+ f" q! b" E2 s! R! q或是有人可以跟我說怎麼做嗎???
而在VHDLcode中要加入什麼??
2 Q% }6 D* o# o6 C, A6 J3 k8 C4 B" I謝謝

tommywgt

entity ...
  AdcIn : std_logic_vector(xx downto 0);
  DacOut : std_logic_vector(xx downto 0));
, v; z" ]  u& H" @3 Z6 ^0 gend ....
architecture ...
2 n0 `% X0 o" G) h+ p, y+ F7 r' ^* R5 U' dbegin

DacOut <= AdcIn;
' b& j# X% m+ ^
$ O; D/ V' d/ D% D" x5 m$ D- lend...


其實只有一行, 雖然我不知道我為什麼要key這麼多字...

ablendos

tommywgt你好!!!
, j6 D( M- `& W% p9 v& g# d感謝你的回覆,我是完全的新手所以有些問題可能有點蠢
在VHDL中不用加入trigger訊號去通知ADC將資料丟進來嗎??
  D! G- u5 M/ o2 {如果要,要如何在VHDL中寫??
我有找到一個範例,但為何他還要用matlab以及signaltab???
有些地方真的不太懂????
0 ]3 _& `" b3 w' V6 \, F. @2 F- F

謝謝!!!

tommywgt

那個trigger不就是sample clock嗎?
; _7 Y- I/ t- l% a1 u1 o給個clock就好啦, 不一定要從FPGA給的

ablendos

Dear tommywgt:
$ z5 h5 a+ \' h+ j! Y+ S請問一下我的clk要怎麼給??
: I* S) @# r! d& N+ p3 g在USER manual 中有提到ADC與DAC各有一個CLK名稱,adc_PLLCLK1 and dac_PLL1
) ~3 M, Q6 t/ ?1 b* U7 {/ M是要給兩個嗎???
1 {5 [& c+ Z" Y8 @2 P* l# |謝謝