Stratix II DSP development Kit的問題

ablendos

大家好:
我是剛進入這個領域的新手，已經看過一本書來自學VHDL 語法了
可是現在有一個問題想請教各位
我的目的很簡單就是輸入一個sin wave經過ADC到FPGA在經過DAC且輸出sinwave
但是我不知如何控制ADC and DAC....請問有範例可以參考
2 u6 f5 _# d8 e1 T或是有人可以跟我說怎麼做嗎???
4 `9 c8 }1 {) C9 G8 u( t" a: }而在VHDLcode中要加入什麼??
% @% \' O* b1 Z4 |謝謝

tommywgt

entity ...
1 y/ V9 X$ o2 w0 ^4 U* Y  AdcIn : std_logic_vector(xx downto 0);
  DacOut : std_logic_vector(xx downto 0));
; Y' L' p% ]8 r- ~9 c, bend ....
architecture ...
# {$ H+ Q" Z5 t' H8 X) abegin
( ?( \% U( [; k$ W2 n# d
: R) d: g2 o( F1 @8 n+ S% K7 mDacOut <= AdcIn;

8 C! ^8 P* g4 Z( I, _' Q. e4 ^end...
# s; l" Z- z1 M5 B: @7 J! }6 a4 R

其實只有一行, 雖然我不知道我為什麼要key這麼多字...

ablendos

tommywgt你好!!!
感謝你的回覆,我是完全的新手所以有些問題可能有點蠢
! \4 Q  R' }& R, f. N7 u4 e  B$ u( c在VHDL中不用加入trigger訊號去通知ADC將資料丟進來嗎??
如果要,要如何在VHDL中寫??
我有找到一個範例,但為何他還要用matlab以及signaltab???
有些地方真的不太懂????


謝謝!!!

tommywgt

那個trigger不就是sample clock嗎?
/ I. }' {; T2 F6 y& z給個clock就好啦, 不一定要從FPGA給的

ablendos

Dear tommywgt:
請問一下我的clk要怎麼給??
9 I% M  A9 `1 s% I- [4 h在USER manual 中有提到ADC與DAC各有一個CLK名稱,adc_PLLCLK1 and dac_PLL1
是要給兩個嗎???
謝謝