Stratix II DSP development Kit的問題

ablendos

大家好:
我是剛進入這個領域的新手，已經看過一本書來自學VHDL 語法了
可是現在有一個問題想請教各位
2 E8 e# {/ H$ L7 q我的目的很簡單就是輸入一個sin wave經過ADC到FPGA在經過DAC且輸出sinwave
9 }0 B% q! T1 K# Z% k0 H4 q9 `- J但是我不知如何控制ADC and DAC....請問有範例可以參考
或是有人可以跟我說怎麼做嗎???
而在VHDLcode中要加入什麼??
" H3 d% c1 t- j; w4 b9 X% M: H7 L謝謝

tommywgt

entity ...
  AdcIn : std_logic_vector(xx downto 0);
( q7 J! V* S& V/ U1 I" Z( U' t  DacOut : std_logic_vector(xx downto 0));
end ....
architecture ...
9 L* C3 q- E  obegin
/ ]3 r5 L6 V/ Q+ }- X
5 o9 V, N7 @, R( S" z+ l: tDacOut <= AdcIn;

0 {6 p& `; K5 R% }8 k8 [end...

+ f/ E& y" ]% q. O% F
其實只有一行, 雖然我不知道我為什麼要key這麼多字...

ablendos

tommywgt你好!!!
0 V. R! m* p9 B& j感謝你的回覆,我是完全的新手所以有些問題可能有點蠢
/ l6 S% t$ l+ f, }5 t在VHDL中不用加入trigger訊號去通知ADC將資料丟進來嗎??
5 K: D, e4 H5 C3 Q; `( A- {8 V如果要,要如何在VHDL中寫??
我有找到一個範例,但為何他還要用matlab以及signaltab???
: W& l5 i) ~; V5 b* y* T4 Y有些地方真的不太懂????
  }+ e# U& U% d) F9 i4 M

謝謝!!!

tommywgt

那個trigger不就是sample clock嗎?
$ b5 o# L! F, i( j+ e! u" K1 J給個clock就好啦, 不一定要從FPGA給的

ablendos

Dear tommywgt:
請問一下我的clk要怎麼給??
在USER manual 中有提到ADC與DAC各有一個CLK名稱,adc_PLLCLK1 and dac_PLL1
" M9 [6 C: t4 z( ~( T5 a. m是要給兩個嗎???
3 T: O/ ~* ~- H謝謝