請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
6 s# G6 |4 k% X  g4 i& ~先前都是使用verilog再寫code
最近拿到前人的code是使用VHDL
2 A2 T" d% P9 m8 J3 g& E4 X+ t2 _- X遇到一個問題我不知道如何將case 的state 宣告成 output port
$ {  X: n3 _  E/ M+ d7 `想請各位大大 幫忙解惑一下
8 }# T/ E% Z5 q  O- ?( X5 r謝謝

code 如下

type state_s is (s0,s1,s2,s3 );  
( \! s- a: O8 J3 O. M  signal state : state_s ;
. Z/ L* U8 v/ Q% V   case    state is                   
           when s0 =>
             if (***)     then
               state <= s1;
                       when s1 =>
' T" P% {4 @+ z, g& \5 B: V                                 .
                                 .
5 Y% A* |7 ^7 u0 l# o                                 .
4 F5 b' ^0 q: i                                 .