請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
. {( I) n" i) M) C先前都是使用verilog再寫code
. n0 [7 \8 M6 k% f. V& G& B. _最近拿到前人的code是使用VHDL
遇到一個問題我不知道如何將case 的state 宣告成 output port
想請各位大大 幫忙解惑一下
3 \0 @- a, \: t( Y6 d7 m0 x謝謝
! u, ~8 E; i5 Z) q; K+ [* \
+ O- F, ?" _1 ?& N( g5 Tcode 如下
, P- t3 Q. E- T' {
type state_s is (s0,s1,s2,s3 );  
5 E7 _+ p" p- R: Q! Y: h  signal state : state_s ;
; A' h) x/ H8 i0 T3 x, M   case    state is                   
           when s0 =>
& i5 K; ^- q' h/ y6 ^             if (***)     then
8 I' F5 A. P, }; E3 U! N$ v               state <= s1;
                       when s1 =>
& B8 e. g/ h$ O* u; q                                 .
% r7 i; G+ e+ S5 \. F( E' n                                 .
5 d0 }# M1 f: x7 p8 b) e                                 .
6 M; p* l0 Z1 }; ]$ r                                 .

addn

您好
8 a7 q3 C" G8 G8 q- O2 t& q! q
  有一個方法,你的state狀態有四個,
用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
) ~5 c( a; l. D4 y% O' z  signal state : state_s ;
2 l0 Z9 O$ H: Y9 n+ X
" o5 o- E/ y8 Q( k  O' V然後就可以 state_output<=state;
假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);

不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
表甚麼狀態
$ i0 F& s. F- J% j
: b+ T1 J+ L/ `4 F" ^  r& I, S& t請問你的state為甚需要輸出?