請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
先前都是使用verilog再寫code
最近拿到前人的code是使用VHDL
$ J1 y( a' J" l" Q3 O. |遇到一個問題我不知道如何將case 的state 宣告成 output port
想請各位大大 幫忙解惑一下
謝謝
4 P0 G3 l9 H7 e
code 如下
; v6 O+ m: k, T3 U
, b  j  m8 g5 w% n, c+ c/ T type state_s is (s0,s1,s2,s3 );  
/ k" z4 e/ S( P+ m0 u* f$ m  signal state : state_s ;
/ F* @0 C) N1 h; B5 S   case    state is                   
2 U  {( R: F- x           when s0 =>
             if (***)     then
               state <= s1;
                       when s1 =>
                                 .
                                 .
                                 .
                                 .

addn

您好

  有一個方法,你的state狀態有四個,
2 a9 V# \: W- z1 z7 J用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;

; t* {. ?% v$ U1 D/ F$ r然後就可以 state_output<=state;
假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
% Z7 K+ L3 j6 W5 K1 V9 ^4 ?: H
1 c# P6 q4 i8 s* d不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
表甚麼狀態

請問你的state為甚需要輸出?