請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
先前都是使用verilog再寫code
8 R$ F, t9 I4 ]9 s最近拿到前人的code是使用VHDL
) R1 U; b) d1 ^遇到一個問題我不知道如何將case 的state 宣告成 output port
5 m: y- _" ^6 i想請各位大大 幫忙解惑一下
* e* J: e0 j" i7 n謝謝
- B5 ]% l7 N  _  ?: c5 [3 y+ h
code 如下
8 @  ~# O8 E; \/ {" z8 U2 v1 @3 k
type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;
   case    state is                   
           when s0 =>
             if (***)     then
  j9 g( X% `2 K# g, e, K9 W  g, e  G               state <= s1;
                       when s1 =>
& W5 o' _; |/ `, A: ]& j                                 .
+ [- W9 V$ j, a                                 .
                                 .
                                 .

addn

您好
4 a, S% @% o+ P& i2 j
  有一個方法,你的state狀態有四個,
用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
( B/ a8 `# w4 L1 G8 |% T  signal state : state_s ;
! w, S6 ]% S- k
/ B' i( u* c1 u# H' `- N+ P, A) W& W然後就可以 state_output<=state;
" B3 S" Z# T' }* U: H, \假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);

; ~0 }1 K# ~0 _6 \  r- ^不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
3 w: @7 I2 x5 R# m) ^5 H/ A0 `表甚麼狀態

請問你的state為甚需要輸出?