請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
先前都是使用verilog再寫code
# |- V5 s9 U) L% ^! }最近拿到前人的code是使用VHDL
遇到一個問題我不知道如何將case 的state 宣告成 output port
# p( e4 p1 l8 }1 `想請各位大大 幫忙解惑一下
- }/ k$ F' ^( E! Q謝謝

7 k& h: x' ]  ~/ i2 @2 Fcode 如下
, U2 m5 F& l- E, [3 A5 _
type state_s is (s0,s1,s2,s3 );  
/ k. n% |2 f) T* @4 b1 t  signal state : state_s ;
) @2 c0 E6 Z; ^8 ], N) z5 z2 y   case    state is                   
           when s0 =>
3 A# B" P1 I. y0 P  \/ E' b4 Z3 h             if (***)     then
) X2 Q  b1 G7 a7 J               state <= s1;
                       when s1 =>
                                 .
/ ~' K: z, L* A+ g; n3 h                                 .
                                 .
3 L8 g. |/ a% F" P+ D5 E, I2 L. S                                 .

addn

您好

  有一個方法,你的state狀態有四個,
& J! m$ q- r7 m3 V7 Z7 Q8 t' b+ A用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
. C* O6 B; ~7 j( _7 q  signal state : state_s ;
* u4 j3 l" L. t, Q4 H+ r* C- b
然後就可以 state_output<=state;
% e" q9 N6 D. ~" g假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);

不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
$ Y% m' H  `5 t: H. }' R表甚麼狀態
: b) O+ g# P' _9 @; r5 F2 w
請問你的state為甚需要輸出?