請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
% ^3 T3 W* x8 X$ B; H/ Y0 p先前都是使用verilog再寫code
" S$ N% G6 v/ k, j; G$ g/ }- v最近拿到前人的code是使用VHDL
9 x+ ^2 r0 U3 N3 Y8 r+ T7 Q- `遇到一個問題我不知道如何將case 的state 宣告成 output port
想請各位大大 幫忙解惑一下
謝謝
, o- P( J, }8 D& s  S  R
& M0 Y5 y/ n' y/ S4 Pcode 如下

" [% M+ y8 Z! H" v" j3 g6 k type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;
   case    state is                   
$ R( y5 @7 ]) W# j8 i           when s0 =>
- t" D8 X# i. s# T% \1 q             if (***)     then
& b7 P& e6 U  M' \: m% y               state <= s1;
/ A7 v9 k) t1 K                       when s1 =>
                                 .
& F. f* ?7 c- w  k! `4 a1 D4 a/ c( p                                 .
                                 .
                                 .

addn

您好

  有一個方法,你的state狀態有四個,
& [  I- g6 D+ d, f6 X" j用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
0 R, N2 h& x5 B- ~, V: X7 e8 z來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;
# X4 s; P5 E3 ^) P( p
' _! o# C& Q8 O1 Q然後就可以 state_output<=state;
假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
0 a* r" q# D( r4 j4 b! K
1 o% a7 [& A1 C2 v! y不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
7 [. ^2 }% e5 R8 W表甚麼狀態
9 }/ ]4 m2 E# V0 H8 I
& ~/ q8 Y1 P$ p4 i  X2 P" W請問你的state為甚需要輸出?