請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
6 I# r4 X, D1 k$ y4 b先前都是使用verilog再寫code
最近拿到前人的code是使用VHDL
' B$ n0 {, d. o. ~' F# Y遇到一個問題我不知道如何將case 的state 宣告成 output port
) i2 ?; f, v0 ~' j0 `想請各位大大 幫忙解惑一下
謝謝
# F, b: |& v) u' `/ [! i2 C
code 如下
* d  ?) @' V9 r5 w
" ~7 I& m/ Q- a% [ type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;
& f& u7 O6 n/ n   case    state is                   
/ Z) C, j5 y8 r. T* ]           when s0 =>
             if (***)     then
7 W+ U5 q/ A1 [8 B1 R* Z# E               state <= s1;
                       when s1 =>
                                 .
                                 .
  Y5 V  ?; _+ G                                 .
3 B( H. W& p+ L( K1 o& S4 @* i                                 .

addn

您好
% s7 s2 y8 w1 [4 y# R
  有一個方法,你的state狀態有四個,
用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
7 @$ U' Z' X; ], Z% k來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
0 d$ T3 W, `) i" }  signal state : state_s ;

2 w3 ~# x! G0 k. T然後就可以 state_output<=state;
/ B. \& b& D+ w& ?假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
/ `' p* b" D0 s# h0 \
不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
& |( F( R: k- \5 a表甚麼狀態
& a# G7 }" x6 \
請問你的state為甚需要輸出?