PNP-B J T => LVS認不到...

layoutarthur824

請教各位高手
3 s* @( J2 g- L( A製程: D35
8 P" k% M! R8 ]" U- T元件: PNP
6 T7 [: k! y) P  T/ t2 ?* {( L1 v個別跑LVS時都可以過
3 w& W( L0 H5 ~( K7 O可是兩顆放旁邊時LVS則不會過 有人可以幫我解決這個問題的嗎?
雙方的B腳是接地端
2 \' T/ H) f% n4 e' A' w另外也請解釋一下這是什麼原理 為什麼不可以這樣接
我最後是想要實現底下的串接法~
感恩
- R7 L6 J/ ^3 [( t, E- \( {
4 @3 |5 h. X! D  f3 L! c/ h, n6 f[ 本帖最後由 layoutarthur824 於 2009-10-3 10:14 PM 編輯 ]

layoutarthur824

以上可能是我問題問的不是很清楚
這個是我提出的問題詳細說明
如副檔請各位高手幫個忙囉
1 V8 @. d& O1 H: c& Z: {, D' Q) D謝謝
( r1 a7 }" t- s! T
8 T5 K/ @- ~& {* j! M[ 本帖最後由 layoutarthur824 於 2009-10-5 04:55 AM 編輯 ]

motofatfat

難以解的問題
有2個方向來看
  d5 I) K1 s  E+ E- i3 e: R一方面可能是 你的 netlist pin 腳 對應問題
: I! U) ~; f4 i. N& d9 `3 y! A從圖看來 有箭頭ㄉ是 E  中間 橫線接地的 是 B 而另外一邊是C
* d1 e6 d; [: d  M看看你ㄉ layout 與 netlist 是否市 這樣街ㄉ
* W& S/ ^6 g* z由於P+ 會透過 P_SUB 連接 所以現在多用 一個 PSUB2  來區隔
用N_WELL 隔離 也有 相同效果

3 c! U' E5 j6 j( n一是  command file 你ㄉ BJT 是否有加 bjt dummy layer
/ _" g  r8 J9 E0 A如果沒有可能會形成 自然ㄉ BJT 導致 LVS error

skeepy

CC是P+所以跟GND不可分,除非每一顆單獨ISO才能串接.

layoutarthur824

除非每一顆單獨ISO才能串接.
, e0 H' N9 z5 u你說的單獨ISO是指??
D35串接PNP要怎樣才能單獨ISO呢?

wiwi111

外圈的 psub(C0,C1) 電性上是只能接到gnd.除非你有twin well,也就是有Pwell 把C0,C1 端隔開(即ISO)才能都認到.

12345

一般製成都只有一塊地（sub),一般就是用psub2騙過LVS,那只是區分GROUND,實際上所有地都接一起(也就是0電位,透過sub都接在一起),不然ERC會有SOFT CONNECT ERROR

你要那樣接LVS還是可認出來(要看command file怎寫的),但是會有ERC ERROR(SOFT CONNECT),實際上是接錯C0會透過SUB接到C1,若是蓋上PSUB2,LVS會對(騙過他),可是那顆IC做出來應該就不work了.
& ]/ H8 m! T( ?& W
假如製成有NBL或DNW或twin well才能那樣接,也就是能割出獨立的PWELL,就是會圈一圈nWELL,在墊一層比較深的同type的well(NBL,DNW,twin well),這樣就會割出一塊獨立的PWELL( ISO PWELL)
1 t  y  p- t0 u0 G+ y  L
LAYOUT不是拿來就畫,文件看清楚,有空去看看剖面圖,command file.
7 t* D# N1 |( y; b3 m4 Q. X
2 X- Y8 n) r, p5 I& ~0 V' @6 ]! s& Q& ?[ 本帖最後由 12345 於 2009-10-6 11:38 PM 編輯 ]

jian1712

是dbh035么，用DNWELL OR DEEPN 和nbl隔离起来，不然啥招都没用

semico_ljj

没有单独的Well 隔离！

moneling

原帖由 wiwi111 於 2009-10-6 09:46 AM 發表
; u  ?% A1 ]! _' c# f9 }' J外圈的 psub(C0,C1) 電性上是只能接到gnd.除非你有twin well,也就是有Pwell 把C0,C1 端隔開(即ISO)才能都認到.

$ s& O; u. o% X. C$ K: J; a上面大大說的很對~簡單來講~ 你BJT選錯了~你不能用這種寄生的BJT來做串接使用~ 建議改用垂直的BJT
這種的BJT 它的 C 端一定都是接在 P-sub ~ 所以就layout 來看所有 BJT 的 C 端 都會接在 psub 上
你可以直接把你附的檔上的BJT剖面圖~都貼一起~ 你就會發現 P-sub 都是同一個區域 的,
誠如其它大大講的~ 不然你就得選那種製程是可以區分 p_sub 的 ~ 不然即使你使用 dummer layer 讓它認得到 ~ 最後還是不會工作的

clarkhuang

小弟借由 此問題 回覆請各位前輩們看我的說法對嗎?

: ]  B2 k) {8 w0 \  E: a1 z8 l如果 上圖我在每個BJT上 都圍上 NTAP  是否可行呢??
6 C9 l4 ]5 K2 k7 j5 `2 ]" @
感謝

jian1712

D35到底是哪家的工艺，我为什么上传不了图片，难道是我发帖太少了么

fabc

C极只能跟psub等电位，需要单独的pbody,也许需要nbl给隔出来，这个在纯cmos工艺很难实现了，是你们的designer对工艺不够了解，让你受苦了，不过你的cross_section 画对了，怎么没看出那些C极是软连接短在一起的