Hspice如何模擬fully differential OPA

sereniva

請問雙端輸入、雙端輸出的OP Amp該怎麼模擬呢？
7 Y/ ^& d( M" V# t4 ]8 m' e: E$ z找了書來看，上面都只有單端的例子 = =
現在跑fully differential感覺問題非常多 @@

$ T- m% s& o7 ?2 [: n我是跑folded cascode(輸入端為PMOS)  netlist po在下一樓

# y6 w1 h8 W5 j: f& q0 `1.
首先，問題在於差動輸入端的描述
! |5 f# J: L0 K# ?9 [# y! M& l我是考慮VCM相同，然後再灌入差動小訊號
! [  T! ?5 p/ A0 I
7 K8 N) M# C. |*輸入端的描述
: r4 N8 i3 _5 l% Q$ P  o& ]2 g: _vd 9 0 dc 0 ac 1
evd1 in1 8 9 0 0.5
& k  {% f3 _& a& V4 mevd2 in2 8 9 0 -0.5
vcm 8 0 dc 0


這樣寫的話就是dc偏壓為0v，in1端 交流 0.5v，in2端 交流 -0.5v
不知道這樣來描述差動對的輸入端是否是正確的？
4 L/ I5 F% Z8 K) z/ y( M
* ]5 X  ~7 I: ^, t# y
2 ]7 m' K/ |* Y
( P( \) u2 u. u
2.求雙端輸出的gain
! J0 A& Y2 W' l) b) A
*讀取輸出端的描述
: O4 `% f6 L  z( s* n. _.print ac v(out1) v(out2) v(out1,out2)
  a$ N0 T- b1 v) s, u7 w" e2 H) d.probe ac v(out1) v(out2) v(out1,out2)
.print ac vdb(out1) vdb(out2) vdb(out1,out2)
* Q2 a9 s3 m0 a, F6 F  `0 ?7 q.probe ac vdb(out1) vdb(out2) vdb(out1,out2)

我看書上求gain都直接看v(out)，但是gain的定義不是 v(out)/v(in) 才對嗎？
4 R' j; t9 j5 l7 ~真是非常困惑
- D# m+ M! Z  c( e
還有我的電路明明是兩邊對稱的，但是out2端和out1端的電壓卻不是相同的值
這到底是為什麼阿？
(我去看執行.op後所得的小訊號參數，電路的兩端也是對稱的)
(如果電路兩邊是對稱的，依照電子學差動觀念，應該gain只是差負號而已吧)
9 t* A2 B4 @) g0 f8 q, X# G0 {

再來就是想求CMRR，這應該先求得共模增益(Acm)吧？
這要怎麼求呢？
9 }. _5 `+ n' o6 H
* K" h! x: n. y$ a; D& T
' m- E6 U( {/ y" X9 p! W  b
3.輸出阻抗 與 輸入電容
請問輸出阻抗要怎麼求？
單端的時候直接下 .tf v(out) vin
& ?7 d) e3 {5 t但是雙端該怎麼寫？
  g0 C* z6 T/ T; N1 d另外，如果我想看不同頻率下的輸出阻抗變化，又該怎麼下指令呢？

還有有辦法求得輸入電容嗎？(從input端看進來的等效電容)
因為我設計的是sensor readout電路
( f% z2 _4 N8 }) |2 ?為了配合前一級，必須要讓輸入電容很小，才能讀得到sensor的值


' `. d: ~. B4 v3 E

: F! Q" h+ ]4 @6 e4.輸入共模範圍 與 輸出擺幅
1 B8 V, g& f! C' l
這個問題在書上找不到
是不是要自己看.op所得到那些vgs,vgd,vt值
; `+ b  b. h: S- O3 j, O. f% l然後再按照電子學所說一層cascode用掉一個overdrive voltage，再去加加減減？
; P# s  r$ {1 s7 n# chspice有比較快的方法可以獲得這些資訊嗎？
* e+ l2 z1 x" F


; }7 D9 v* [( w1 C; l( U$ r) z; H
" ^) A3 a6 {1 U/ u以上問題
& ]' R+ z% e4 p% G2 v( {' u請您不吝賜教 感激不盡 <(_ _)>

sereniva

5.
最後想請問一個寫netlist的小問題
在網路上看到一些例子，特別把mos寫成並聯好幾個
mp1 1 in1   7 vdd pch l=0.35u w=30u
mp1 1 in1   7 vdd pch l=0.35u w=10u m=3
& q; E5 H( s) g6 E) A這兩種寫法有什麼差別嗎？(模擬或layout上)
如果不用下面的寫法會有什麼缺點？
$ g* v8 I3 p6 |& A5 s- y
( o2 ^' `# z( ^! }6 E


附上小弟寫的folded cascode(輸入為PMOS) netlist:
3 U6 V1 s. C0 Q' M7 ?6 m
4 X& A; B/ m) q# sfolded
.global vdd vss
# P; L0 @' K( X6 t1 Z8 G  k
.option acout=0
) U: d( b9 W4 w7 Z
.option post=2
.option probe
) ?) w+ d1 T1 V
5 q7 P9 K0 s6 D# x4 L" ]* [.protect
( W% Q1 H6 r, y4 [- F.lib ./rf018.l tt
.unprotect
# _6 j' o5 }3 {
# [% a' x0 l  I% b  q) L  jmp1 1 in1   7 vdd pch l=0.35u w=30u
mp2 2 in2   7 vdd pch l=0.35u w=30u
0 Z! U9 n3 @4 A1 E9 ymp3 5  5  vdd vdd pch l=0.35u w=15u
" s' O1 m: f9 R% \+ a# U) Ymp4 6  5  vdd vdd pch l=0.35u w=15u
4 j' |; H" m/ @5 Z% i) c( [mp5 out2  out2  5 vdd pch l=0.35u w=20u
9 c2 _; {' I, N# X/ `* Zmp6 out1  out2  6 vdd pch l=0.35u w=20u
6 m- w' h7 ~+ E( z$ S6 Nmp7 7 b1 vdd vdd pch l=0.35u w=50u
mn1 out2 b2 1 vss nch l=0.35u w=5u
3 O: b" D9 x3 a6 \5 k% b$ vmn2 out1 b2 2 vss nch l=0.35u w=5u
mn3 1 b3 vss vss nch l=0.35u w=25u
, t' G. h. z) q2 b# A% |. K8 amn4 2 b3 vss vss nch l=0.35u w=25u
3 O  L# x/ Z' M- U- z
*輸入端的描述
' v* K9 f+ D. H6 _vd 9 0 dc 0 ac 1
/ A( T1 T  ?* ?- D: t- mevd1 in1 8 9 0 0.5
. K( D" x! D; E/ ?; ^% Hevd2 in2 8 9 0 -0.5
vcm 8 0 dc 0
vdd vdd 0 dc 3.3v
" R+ }5 q( N* ~* i# H9 K; s' Avss vss 0 dc -3.3v
  ~1 Y0 M& n4 Z  D! H: o* w" ^; X
" P1 R5 P6 F, h3 L: {1 T( G& y- Q+ N3 ovb1 b1 0 2.4
vb2 b2 0 -1.2
; e% e* \0 `! R: I  ovb3 b3 0 -2.4

.op
; }: p0 ]) B& b9 \7 W7 {.ac dec 10 100 100g
  P( C! a6 |1 x3 ?1 Y2 f
*讀取輸出端的描述
1 T4 _( |# m4 V+ U- o/ f4 [1 V.print ac v(out1) v(out2) v(out1,out2)
.probe ac v(out1) v(out2) v(out1,out2)
.print ac vdb(out1) vdb(out2) vdb(out1,out2)
.probe ac vdb(out1) vdb(out2) vdb(out1,out2)

.end

semico_ljj

和单端输出的一样模拟!只是Gain是原来地一半而已

小美

GAIN是原來的一半？
" W. o5 f0 [- X) z: g可否請問一下這是什麼意思阿

rice019

Gain差兩倍
% |9 U( U- N: t9 i6 I因為是你實際上Gain是看VOP-VON
差兩倍gain實際上也才差6dB左右
( I  c" \# o1 V# s. Q. Q" e7 _所以都常都只看VOP/VIN大概是就是Gain大小

小緯仔

5.
最後想請問一個寫netlist的小問題
0 T/ _; _( M" ^/ x8 q; {6 @$ `: D在網路上看到一些例子，特別把mos寫成並聯好幾個
  D% K5 J3 X, _: B( @% A- h) Xmp1 1 in1   7 vdd pch l=0.35u w=30u
mp1 1 in1   7 vdd pch l=0.35u w=10u m=3
這兩種寫法有什麼差別嗎？(模擬或layout上)
, a6 [6 z. C4 T4 ]5 O======================================
我絕得啦！雖然width感覺都相同
但是跑hspice時候可以看到他們應該在不同的pch裡
) I% ]- c# j3 S7 ~例如...pch.1   pch.2 所以裡面有些參數就不一樣
像是Vt~~或者mobility.....
在layout上~~直觀來看 用第二種方式他在Gate上的寄生電阻比較小

; F: d6 U- D" p8 C7 t以上是小弟的淺見...

deltachen

謝謝大大的分享~知識因分享而壯大！

arichpanda

我也有類似的問題說，放到現在一直不知道為什麼?
% P6 ]/ c9 i( L; z; c5 x希望能有高手大大來解答!!!

tekoman

mp1 1 in1   7 vdd pch l=0.35u w=30u
mp1 1 in1   7 vdd pch l=0.35u w=10u m=3
上面這兩個不同的地方是，MOS會操作在不同區域，在spice model可以看到，不同width和length，
  n  t) L% ^6 `- y可以劃分出許多操作區域，他的物理參數會不同。

s33421

再爬文 還好有看到大大有提早先問 得到答案了 謝謝!!

anita66

看到大大們這麼踴躍的回覆, 蠻多收穫的, 3Q~

semico_ljj

仿真单边电路就可以了！

angelwin

multiplier 一方面是由於參數設置時的問題，但更多的時候是考慮到後續匹配、寄生電阻的問題

bruan43

謝謝各位大大的分享~正好在研究類似的問題 ~ 感謝踴躍分享 !

semico_ljj

只要拿单边电路仿真就可以了！简单方便

king6288tw

1. 這樣共模+差模輸入的寫法沒有錯誤，電路是雙電源，共模設在中間點0V算合理。
2.小訊號輸入大小為 ac=1  所以gain=V(vout)/V(Vin) , Vin是1 所以省了 直接秀圖就可以知道增益。
& }* A5 D0 m9 y2 W3.輸出電阻使用.tf 應該是直流訊號時的電阻。有沒有隨頻率變化這部分可能要看manual
4.Allen的書應該有。
5.並聯與沒並聯影響到寄生電阻、寄生電容、layout時的mismatch，詳細可以看Razavi的書

hungda50310

收穫好大~~~
謝謝分享XD~~

anita66

問題蠻細的,程度應該不錯,但回答的還是有些令人不解,感謝大大無私分享,3Q~