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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › 請問,模擬ADC的INL/DNL時的技巧?感恩!

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[問題求助] 請問,模擬ADC的INL/DNL時的技巧?感恩!

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henry90176

電梯直達

1^#

發表於 2009-8-2 16:04:51 | 只看該作者回帖獎勵

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請問各位前輩,小弟我現在在模擬一個6BIT ADC的INL/DNL,但是每次要把SPICE輸出的資料丟到MATLAB處理前都要花上很長時間的人工KEYIN把輸出的6BIT改成 1 0 1 0 1 0 的數位訊號,
我的VDD是1.2V,若輸出是VDD倒還好,大部份都是1.2V,但是若輸出是0,就會有很多接近0的值,所以(1024*6)筆資料要再改成101010的數位訊號真的很久
想請問各位前輩,有沒有更快的方法,可以輸出就是數位訊號??感恩!

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henry90176

2^#

樓主| 發表於 2009-8-2 21:04:08 | 只看該作者

再問一個..我跑MATLAB(DNL)它說: ADC not clipping ... Increase sinewave amplitude!
但是我的訊號明明有000000和111111.有clipping呀?想請問如何解決.感恩!

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hiyato

3^#

發表於 2009-8-2 23:43:07 | 只看該作者

如果將spice的list資料使用取代的方式，會不會比較快一點呢?
或者是使用ultra editor，應該會縮短你處理資料的時間。

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henry90176

4^#

樓主| 發表於 2009-8-3 18:25:58 | 只看該作者

感謝hiyato!問題已經解決了!
我用spice再把transient資料轉為vector就ok了!感謝!

不過想再請問，用historgram法模擬的INL和DNL，我該輸入多快的FIN?是快一點好呢?還是慢一點好呢?又該取多少個點呢?又該取多少個週期呢?多一點好呢還是少一點好呢?

因為就我的認知，INL與DNL屬於電路STATIC的特性，故就算使用的是DYNAMIC TESTING的historgram法應該想法還是在測出電路轉換曲線的結果，所以輸入的FIN應該越小越好，取點應該越多越好
想請問各位前輩，我的認知對不對?感恩!
因為有爬文過了，也找過資料，但是大多只有解釋historgram法與其公式推導，對於其輸入訊號頻率也只有說"適當"而已，所以才來詢問各位前輩!感謝!

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hbchens

5^#

發表於 2009-8-8 10:44:58 | 只看該作者

原帖由 henry90176 於 2009-8-3 06:25 PM 發表
) n- ^ e" M4 m& l* V- o- i0 O感謝hiyato!問題已經解決了!( g$ _$ N& l3 `1 a
我用spice再把transient資料轉為vector就ok了!感謝!
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不過想再請問，用historgram法模擬的INL和DNL，我該輸入多快的FIN?是快一點好呢?還是慢一點好呢?又該取多少個點呢?又該取多少個週 ...

simulation 時各位用的時sinewave？用ramp好象處理很方便啊
齣來的數位信號先傢和成bus data，再用Ts採樣來消除數字的glith，就可以得到幹凈的數位輸齣，然后再用matlab處理就行了啊∼∼