Virtuoso 做 CDLout 遇到的問題!!!

shangyi

一般使用composer畫完電路後 可透過CDLout將schematic轉出netlist file
7 X7 t' D2 k( w. R/ p8 s2 A
再進行Hspice模擬  在CDLout設定時 其Netlisting Mode
5 D8 i6 `1 q+ h! P* o' ]3 v, q
的設定中可以選擇 Analog 與 Digital模式 並勾選 Run in Background選項
! x8 h9 S: @  d0 D( d. a! f- s5 c
但是我的 Analog選項被disable了(如圖1) 這會造成我使用 AnalogLib 元件(使用auCDL檔)
. R7 G9 _, Y2 ?7 d4 e5 I
( ^# \" I" P/ K- {9 {' y所畫的電路無法轉出 請問有人知道如何把這個選項enable起來嗎?
/ o, k# s3 n; H5 w1 @6 r; M* X8 F
2 x4 q  Q7 {: ~& s0 ?) J1 u3 F) b另外 在CDL轉出後 電阻被轉出的格式 為 Rx node1 node2 ohm $[py] $w=1 $l=100 (如圖2)
# ^9 o; a% M7 B8 p0 k
請問要如何更改輸出格式  讓電阻轉出格式變成 Rx node1 node2 py w=1 l=100 $ ohm
% z2 {1 `0 I& ~  E1 [9 H; O
敢請高手賜教  在此先行謝過!!  <_O_>
; Y# a; j3 B; g0 c" v5 w
. m* W  f2 t7 S' C1 ~, {6 R
/ N9 i" I* u0 Z1 N+ c0 x1 ?

cmyangf

你要設你cshell的環境變數. 不過我忘記式哪一個變數了. 我找一下在跟你說. 設完之後, 你的default 就會變成analog. 要不然每次都要重設.

rockmen40

電阻轉出格式好像只能轉出後再手動更改，裡面好像沒有辦法做更動。