Virtuoso 做 CDLout 遇到的問題!!!

shangyi

一般使用composer畫完電路後 可透過CDLout將schematic轉出netlist file

再進行Hspice模擬  在CDLout設定時 其Netlisting Mode
8 I: x! _) v# K6 r0 w8 ^+ {
5 L. k( k8 v7 X0 @" L5 z4 |的設定中可以選擇 Analog 與 Digital模式 並勾選 Run in Background選項

但是我的 Analog選項被disable了(如圖1) 這會造成我使用 AnalogLib 元件(使用auCDL檔)
$ f' c1 k/ ^2 M  j$ w3 q
5 `% q: l. |4 Q+ n5 F所畫的電路無法轉出 請問有人知道如何把這個選項enable起來嗎?

* u1 y6 w5 M/ k+ m/ A  D另外 在CDL轉出後 電阻被轉出的格式 為 Rx node1 node2 ohm $[py] $w=1 $l=100 (如圖2)

# E. _( }: P' O! b! U7 _+ p請問要如何更改輸出格式  讓電阻轉出格式變成 Rx node1 node2 py w=1 l=100 $ ohm
" O- x2 ^& Z+ b+ ^2 Q& l, E0 }
敢請高手賜教  在此先行謝過!!  <_O_>
  ?4 h$ a8 R- V7 ]; k# Y9 H

4 \( _' J1 C; U- }, b" N% V6 n
* J: a0 W3 H* {% {

rockmen40

電阻轉出格式好像只能轉出後再手動更改，裡面好像沒有辦法做更動。

cmyangf

你要設你cshell的環境變數. 不過我忘記式哪一個變數了. 我找一下在跟你說. 設完之後, 你的default 就會變成analog. 要不然每次都要重設.