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〔前言〕4 B$ ]4 l1 q6 Z+ K) c& b
各位先進你們好!
. e* \, i& k0 W0 N 小弟目前還是學生,接觸Verilog大約半年的時間9 o5 F* Z$ k, t/ e8 v8 {
因為之前做的題目比較小,不是只有做到Function Simulation
' O: B9 b2 g) _! E7 D2 i 就是直接在合成後燒寫到實驗板上做測試
; n( R' P# v) r0 B 因此對於後模擬比較不熟悉,還請各位多多指教!
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$ j0 Z" u% |2 g" { 小弟最近開始因為需要製作比較龐大的電路,且要對電路做速度的評估,因此要使用到後模擬的功能。, `# p6 U# |( J9 \; Z. A
但是在做後模擬的時候卻發生了奇怪的現象,令我不知如何是好
1 u. ~4 C; d" l: w. | 希望各位前輩能不吝指教,若是日後有小弟能幫忙的地方,必定會盡我最大的力量予以回報。% R8 q+ \1 z4 \8 E5 B6 n5 }+ W% b
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〔問題描述〕# _1 l3 S+ q1 e( H P5 M8 n! g8 C4 ?
在我設計完我的電路後,便做了行為模擬(Behavioral Simulation) C1 l: o+ X6 l
將錯誤一一解決後,就依序跑了
5 M* I! ^3 j# T3 @, D8 r Post-Translate Simulation
- }) g, w8 X0 v% H: @4 k: W Post-Map Simulation
+ h5 Z1 T; B% V/ z Post-Route Simulation
7 z8 \7 E# I4 \8 f 以功能來看都沒有錯誤,且也都有成功的將程式轉換成各個階層的設計 u$ ~( x% g( u' k2 t
但是從頭到尾模擬出來的波形,都沒有任何的時間延遲
5 N! m; |" \7 y 皆與功能模擬時完全一樣,因此我完全摸不著頭緒
0 R' l0 ?( Y! a) f! y9 R1 B: v 因此來請問各位先進,不知是否能給我點提示,感激不盡!
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F! T7 o( W p9 z〔軟體版本〕: A$ E% k7 f7 G" h* T5 ?5 R, Q! T
程式編譯及撰寫:Xilinx ISE 10.1) x: X& H+ A8 {5 {1 {% V- ~
波形模擬 :Modelsim SE 6.3g0 n- ^/ I3 g2 Z3 `$ R+ D+ C; H
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